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参数资料
| 型号： | DSP56301VF100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 43/124页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT FIXED-POINT 252-BGA |
| 产品变化通告： | DSP56301 Discontinuation 12/Nov/2009 |
| 标准包装： | 60 |
| 系列： | DSP563xx |
| 类型： | 定点 |
| 接口： | 主机接口，SSI，SCI |
| 时钟速率： | 100MHz |
| 非易失内存： | ROM（9 kB） |
| 芯片上RAM： | 24kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 252-BGA |
| 供应商设备封装： | 252-MAPBGA（21x21） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页当前第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页
JTAG/OnCE Interface
DSP56301 Technical Data, Rev. 10
Freescale Semiconductor
1-21
1.12 JTAG/OnCE Interface
Table 1-16.
JTAG/OnCE Interface
Signal Name
Type
State During
Reset
Signal Description
TCK
Input
Test Clock
A test clock signal for synchronizing JTAG test logic.
This input is 5 V tolerant.
TDI
Input
Test Data Input
A test data serial signal for test instructions and data. TDI is sampled on the
rising edge of TCK and has an internal pull-up resistor.
This input is 5 V tolerant.
TDO
Output
Tri-stated
Test Data Output
A test data serial signal for test instructions and data. TDO can be tri-stated.
The signal is actively driven in the shift-IR and shift-DR controller states and
changes on the falling edge of TCK.
This input is 5 V tolerant.
TMS
Input
Test Mode Select
Sequences the test controller’s state machine, is sampled on the rising edge of
TCK, and has an internal pull-up resistor.
This input is 5 V tolerant.
TRST
Input
Test Reset
Asynchronously initializes the test controller, has an internal pull-up resistor,
and must be asserted after power up.
This input is 5 V tolerant.
DE
Input/Output
Input
Debug Event
Provides a way to enter Debug mode from an external command controller (as
input) or to acknowledge that the chip has entered Debug mode (as output).
When asserted as an input, DE causes the DSP56300 core to finish the
current instruction, save the instruction pipeline information, enter Debug
mode, and wait for commands from the debug serial input line. When a debug
request or a breakpoint condition causes the chip to enter Debug mode, DE is
asserted as an output for three clock cycles. DE has an internal pull-up
resistor.
DE is not a standard part of the JTAG Test Access Port (TAP) Controller. It
connects to the OnCE module to initiate Debug mode directly or to provide a
direct external indication that the chip has entered the Debug mode. All other
interface with the OnCE module must occur through the JTAG port.
This input is 5 V tolerant.
相关PDF资料 |
PDF描述 |
|---|---|
| DSP56303VL100B1 | IC DSP 24BIT 100MHZ 196-BGA |
| DSP56311VF150B1 | IC DSP 24BIT 150MHZ 196-BGA |
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| DSP56854FGE | IC DSP 16BIT 120MHZ 128-LQFP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| DSP56301VF80 | 功能描述:数字信号处理器和控制器 - DSP, DSC MAP DSP RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| DSP56301VF80B1 | 功能描述:数字信号处理器和控制器 - DSP, DSC DSP56301VF80B1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| DSP56301VL100 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:24-Bit Digital Signal Processor |
| DSP56301VL80 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:24-Bit Digital Signal Processor |
| DSP56302 | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:DSP56301 Digital Signal Processor |
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