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参数资料
| 型号： | DSP56301VF100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 60/124页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT FIXED-POINT 252-BGA |
| 产品变化通告： | DSP56301 Discontinuation 12/Nov/2009 |
| 标准包装： | 60 |
| 系列： | DSP563xx |
| 类型： | 定点 |
| 接口： | 主机接口，SSI，SCI |
| 时钟速率： | 100MHz |
| 非易失内存： | ROM（9 kB） |
| 芯片上RAM： | 24kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 3.30V |
| 工作温度： | -40°C ~ 100°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 252-BGA |
| 供应商设备封装： | 252-MAPBGA（21x21） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页当前第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页
DSP56301 Technical Data, Rev. 10
2-14
Freescale Semiconductor
Specifications
115
Address valid to RD
assertion
0.5
× TC 4.0
2.3
—
1.0
—
ns
116
RD assertion pulse width
(WS + 0.25)
× TC 4.0
11.6
—
8.5
—
ns
117
RD deassertion to address
not valid
0.25
× TC 2.0 [1 ≤ WS ≤ 3]
1.25
× TC 2.0 [4 ≤ WS ≤ 7]
2.25
× TC 2.0 [WS ≥ 8]
1.1
13.6
26.1
—
0.5
10.5
20.5
—
ns
118
TA setup before RD or WR
deassertion4
0.25
× TC + 2.0
5.1
—
4.5
—
ns
119
TA hold after RD or WR
deassertion
0—
0
—
ns
Notes:
1.
WS is the number of wait states specified in the BCR.
2.
Timings 100, 107 are guaranteed by design, not tested.
3.
All timings for 100 MHz are measured from 0.5 Vcc to 0.5 Vcc
4.
Timing 118 is relative to the deassertion edge of RD or WR even if TA remains active.
5.
Timings 110, 111, and 112, are not helpful and are not specified for 100 MHz.
6.
VCC = 3.3 V ± 0.3 V; TJ = –40°C to +100°C, CL = 50 pF
Figure 2-12.
SRAM Read Access
Table 2-8.
SRAM Read and Write Accesses3,6 (Continued)
No.
Characteristics
Symbol
Expression1
80 MHz
100 MHz
Unit
Min
Max
Min
Max
A[0–23]
RD
WR
D[0–23]
AA[0–3]
105
106
113
104
116
117
100
TA
118
Data
In
119
Note: Address lines A[0–23] hold their state after a
read or write operation. AA[0–3] do not hold their
state after a read or write operation.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| DSP56301VL100 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:24-Bit Digital Signal Processor |
| DSP56301VL80 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:24-Bit Digital Signal Processor |
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