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参数资料
型号： DSP56301VF100
厂商： Freescale Semiconductor
文件页数： 71/124页
文件大小： 0K
描述： IC DSP 24BIT FIXED-POINT 252-BGA
产品变化通告： DSP56301 Discontinuation 12/Nov/2009
标准包装： 60
系列： DSP563xx
类型： 定点
接口： 主机接口，SSI，SCI
时钟速率： 100MHz
非易失内存： ROM（9 kB）
芯片上RAM： 24kB
电压 - 输入/输出： 3.30V
电压 - 核心： 3.30V
工作温度： -40°C ~ 100°C
安装类型： 表面贴装
封装/外壳： 252-BGA
供应商设备封装： 252-MAPBGA（21x21）
包装： 托盘
DSP56301 Technical Data, Rev. 10
2-24
Freescale Semiconductor
Specifications
187
RAS assertion to data not valid (write)
tDHR
7.75
× TC 4.0
92.9
—
73.5
—
ns
188
WR assertion to CAS assertion
tWCS
6.5
× TC 4.3
77.0
—
60.7
—
ns
189
CAS assertion to RAS assertion (refresh)
tCSR
1.5
× TC 4.0
14.8
—
11.0
—
ns
190
RAS deassertion to CAS assertion (refresh)
tRPC
2.75
× TC 4.0
30.4
—
23.5
—
ns
191
RD assertion to RAS deassertion
tROH
11.5
× TC 4.0
139.8
—
111.0
—
ns
192
RD assertion to data valid
tGA
80 MHz:
10
× TC 6.5
100 MHz:
10
× TC 7.0
—
118.5
—
93.0
ns
193
RD deassertion to data not valid3
tGZ
0.0
—
0.0
—
ns
194
WR assertion to data active
0.75
× TC – 1.5
9.1
—
6.0
—
ns
195
WR deassertion to data high impedance
0.25
× TC
—3.1
—2.5
ns
Notes:
1.
The number of wait states for an out-of-page access is specified in the DCR.
2.
The refresh period is specified in the DCR.
3.
RD deassertion always occurs after CAS deassertion; therefore, the restricted timing is tOFF and not tGZ.
4.
Either tRCH or tRRH must be satisfied for read cycles.
Table 2-14.
DRAM Out-of-Page and Refresh Timings, Fifteen Wait States1, 2
No.
Characteristics3
Symbol
Expression
80 MHz
100 MHz
Unit
Min
Max
Min
Max
157
Random read or write cycle time
tRC
16
× TC
200.0
—
160.0
—
ns
158
RAS assertion to data valid (read)
tRAC
80 MHz:
8.25
× TC 6.5
100 MHz:
8.25
× TC 5.7
—
96.6
—
76.8
ns
159
CAS assertion to data valid (read)
tCAC
80 MHz:
4.75
× TC 6.5
100 MHz:
4.75
× TC 5.7
—
52.9
—
41.8
ns
160
Column address valid to data valid (read)
tAA
80 MHz:
5.5
× TC 6.5
100 MHz:
5.5
× TC 5.7
—
62.3
—
49.3
ns
161
CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
0.0
—
ns
162
RAS deassertion to RAS assertion
tRP
6.25
× TC 4.0
74.1
—
58.5
—
ns
163
RAS assertion pulse width
tRAS
9.75
× TC 4.0
117.9
—
93.5
—
ns
164
CAS assertion to RAS deassertion
tRSH
6.25
× TC 4.0
74.1
—
58.5
—
ns
165
RAS assertion to CAS deassertion
tCSH
8.25
× TC 4.0
99.1
—
78.5
—
ns
166
CAS assertion pulse width
tCAS
4.75
× TC 4.0
55.4
—
43.5
—
ns
167
RAS assertion to CAS assertion
tRCD
3.5
× TC ± 2
41.8
45.8
33.0
37.0
ns
168
RAS assertion to column address valid
tRAD
2.75
× TC ± 2.0
32.4
36.4
25.5
29.5
ns
169
CAS deassertion to RAS assertion
tCRP
7.75
× TC 4.0
92.9
—
73.5
—
ns
Table 2-13.
DRAM Out-of-Page and Refresh Timings, Eleven Wait States1, 2 (Continued)
No.
Characteristics3
Symbol
Expression
80 MHz
100 MHz
Unit
Min
Max
Min
Max
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