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参数资料
| 型号： | MT42L192M32D3LE-3 IT:A |
| 厂商： | Micron Technology Inc |
| 文件页数： | 115/164页 |
| 文件大小： | 0K |
| 描述： | IC LPDDR2 SDRAM 8GBIT 168FBGA |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | 移动 LPDDR2 SDRAM |
| 存储容量： | 6G（192M x 32） |
| 速度： | 333MHz |
| 接口： | 并联 |
| 电源电压： | 1.14 V ~ 1.3 V |
| 工作温度： | -25°C ~ 85°C |
| 封装/外壳： | 168-VFBGA |
| 供应商设备封装： | 168-FBGA（12x12） |
| 包装： | 散装 |
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2Gb: x16, x32 Mobile LPDDR2 SDRAM S4
Electrical Specifications – I DD Specifications and Conditions
Table 57: Switching for I DD4R
Clock Cycle
Clock
Rising
Falling
Rising
Falling
Rising
Falling
Rising
Falling
CKE
H
H
H
H
H
H
H
H
CS#
L
L
H
H
L
L
H
H
Number
N
N
N +1
N+1
N+2
N+2
N+3
N+3
Command
Read_Rising
Read_Falling
NOP
NOP
Read_Rising
Read_Falling
NOP
NOP
CA[2:0]
HLH
LLL
LLL
HLH
HLH
LLL
LLL
HLH
CA[9:3]
LHLHLHL
LLLLLLL
LLLLLLL
LHLLHLH
LHLLHLH
HHHHHHH
HHHHHHH
LHLHLHL
All DQ
L
L
H
L
H
H
H
L
Notes:
1. Data strobe (DQS) is changing between HIGH and LOW with every clock cycle.
2. The noted pattern (N, N + 1...) is used continuously during I DD measurement for I DD4R .
Table 58: Switching for I DD4W
Clock Cycle
Clock
Rising
Falling
Rising
Falling
Rising
Falling
Rising
Falling
CKE
H
H
H
H
H
H
H
H
CS#
L
L
H
H
L
L
H
H
Number
N
N
N +1
N+1
N+2
N+2
N+3
N+3
Command
Write_Rising
Write_Falling
NOP
NOP
Write_Rising
Write_Falling
NOP
NOP
CA[2:0]
LLH
LLL
LLL
HLH
LLH
LLL
LLL
HLH
CA[9:3]
LHLHLHL
LLLLLLL
LLLLLLL
LHLLHLH
LHLLHLH
HHHHHHH
HHHHHHH
LHLHLHL
All DQ
L
L
H
L
H
H
H
L
Notes:
1. Data strobe (DQS) is changing between HIGH and LOW with every clock cycle.
2. Data masking (DM) must always be driven LOW.
3. The noted pattern (N, N + 1...) is used continuously during I DD measurement for I DD4W .
Table 59: I DD Specification Parameters and Operating Conditions
Notes 1–3 apply to all parameters and conditions
Parameter/Condition
Operating one bank active-precharge current (SDRAM): t CK = t CKmin;
t RC = t RCmin; CKE is HIGH; CS# is HIGH between valid commands; CA bus in-
puts are switching; Data bus inputs are stable
Symbol
I DD01
I DD02
I DD0in
Power Supply
V DD1
V DD2
V DDCA , V DDQ
Notes
4
Idle power-down standby current:
t CK
=
t CKmin;
CKE is LOW; CS# is HIGH;
I DD2P1
V DD1
All banks are idle; CA bus inputs are switching; Data bus inputs are stable
I DD2P2
V DD2
I DD2P,in
V DDCA , V DDQ
4
PDF: 09005aef83f3f2eb
2gb_mobile_lpddr2_s4_g69a.pdf – Rev. N 3/12 EN
115
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