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参数资料
| 型号： | PM8621-BIAP |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | NSE-8G⑩ Standard Product Data Sheet Preliminary |
| 中文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA480 |
| 封装： | 35 X 35 MM, 1.47 MM HEIGHT, UBGA-480 |
| 文件页数： | 119/184页 |
| 文件大小： | 1122K |
| 代理商： | PM8621-BIAP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页当前第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页
NSE-8G Standard Product Data Sheet
Preliminary
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-2010850, Issue 1
118
When multiple complete messages are being read (software knows that there is more than one
message in the FIFO using the RX_MSG_LVL bits) this bit does not need to be written
between individual message reads. It must be written for the 1
st
message.
When software uses a variable length message protocol it may want to abandon reading a
message buffer before reading the entire message buffer of 8 DWords (16 Words). In this case
this bit must be written with a ‘1’ to move the message pointer to the start of the next message
buffer before starting the read of that buffer.
After writing this bit with a ’1’ software should not start reading the FIFO until the
RX_FI_BUSY bit has cleared.
In the worst case this will take 5 SYSCLK cycles when FAST_RD_EN = ‘1’ and 4 SYSCLK
cycles when FAST_RD_EN = ‘0’.
At this point the 1
st
DWORD of the message is available for reading and the CRC_ERR bit is
valid. Software may abandon a CRC errored message without reading the message buffer by
writing this bit with a ‘1’ again.
On reads this bit is always returns the RX_SYNC_DONE status.
A suggested s/w procedure for accessing the Receive Message Buffer is outlined in section
12.12.2 (Accessing the Receive Message FIFO)
RX_SYNC_DONE
This bit indicates the status of an RX_XFER_SYNC operation. When ‘1’ it indicates that an
RX_XFER_SYNC has been done. S/W should check this bit at the start of a message read
sequence or when attempting to perform a message skip sequence.
RX_FI_BUSY
This bit indicates that the internal hardware is transferring data from the Receive FIFO RAM
into the Receive FIFO registers. The bits is set following
°
°
A write to the Receive FIFO Synch Register (Bh) with the RX_XFER_SYNC bit set.
A read from the Receive FIFO Data Low register.
Following an RX_XFER_SYNC write this bit need not be read by software if the time
interval to the successive Receive FIFO DATA register read is greater than approximately 5
SYSCLK cycles when FAST_RD_EN = ‘1’ or approximately 4 SYSCLK cycles when
FAST_RD_EN = ‘0’.
This bit need not be read by software if the time interval between successive Receive FIFO
DATA register reads greater than approximately 4 SYSCLK cycles when FAST_RD_EN =
‘1’ or approximately 3 SYSCLK cycles when FAST_RD_EN = ‘0’.
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