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参数资料
| 型号： | PM8621-BIAP |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | NSE-8G⑩ Standard Product Data Sheet Preliminary |
| 中文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA480 |
| 封装： | 35 X 35 MM, 1.47 MM HEIGHT, UBGA-480 |
| 文件页数： | 51/184页 |
| 文件大小： | 1122K |
| 代理商： | PM8621-BIAP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页当前第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页
NSE-8G Standard Product Data Sheet
Preliminary
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-2010850, Issue 1
50
Table 4 Switching Control RAM Layout
Control Page 0
STS
Control Page 1
STS
Row
RAM Address
Row
Col
Col
0
1
1
1
1
1
1
1
2
1
1
2
1
1
…
…
9719
12
9
90
12
9
90
The multiplexers that select the inputs for each egress port are straight forward 12
to-1
multiplexers. They require five bits of control during each 77.76 MHz clock cycle. Their outputs
go to the T8TEs. This design permits unicast, multicast, and broadcast.
9.5
Clock Synthesis and Transmit Reference Digital Wrapper (CSTR)
The CSTR contains the configuration registers for the CSU and TXREF LVDS analog locks.
9.6
Fabric Latency
The flow of octets from ingress LVDS to egress LVDS has variable latency, depending on the
timing of the arriving LVDS stream, and the clock variation on the egress LVDS drivers. A
reasonable estimate of the NSE’s latency can be arrived at by making assumptions about the
depths of the receive and transmit FIFOs: we assume the “C1” timing is set to maintain about
four samples in the ingress FIFO; the egress FIFO is designed to be centered at four samples – so
typically delay due to FIFOs will be 8 clock cycles. The latency through the space switch stage is
three clock cycles. Data latency through the analog blocks is around 90 ns. The typical latency of
the NSE-8
G is 24 clock cycles or 308 ns. With worst case conditions in both FIFOs, latency rises
to 36 clock cycles or 463 ns.
9.7
JTAG Support
The NSE-8G provides JTAG support for testing device interconnection on a PC board.
9.8
Microprocessor Interface
The Microprocessor Interface Block provides the logic required to interface the normal mode and
test mode registers within the NSE-8G to a generic microprocessor bus. The normal mode
registers are used during normal operation to configure and monitor the NSE. The register set is
accessed as shown in the Register Memory Map table below. Addresses that are not shown are
not used and must be treated as Reserved.
相关PDF资料 |
PDF描述 |
|---|---|
| PM9311 | Enhanced TT1TM Switch Fabric |
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相关代理商/技术参数 |
参数描述 |
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| PM871 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Analog IC |
| PM872 | 制造商:ARTESYN 制造商全称:Artesyn Technologies 功能描述:Single and dual output 10 to 12 Watt Nominal input DC/DC converters |
| PM87-3C90 | 制造商:FERROXCUBE 制造商全称:Ferroxcube International Holding B.V. 功能描述:PM cores |
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