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参数资料
| 型号： | PM8621-BIAP |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | NSE-8G⑩ Standard Product Data Sheet Preliminary |
| 中文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA480 |
| 封装： | 35 X 35 MM, 1.47 MM HEIGHT, UBGA-480 |
| 文件页数： | 168/184页 |
| 文件大小： | 1122K |
| 代理商： | PM8621-BIAP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页当前第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页
NSE-8G Standard Product Data Sheet
Preliminary
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-2010850, Issue 1
167
13 Functional Timing
13.1
Receive Interface Timing
Figure 35 below, shows the relative timing of the receive interface. The LVDS links carry
SONET/SDH frame octets that are encoded in 8B/10B characters. Frame boundaries, justification
events and alarm conditions are encoded in special control characters. The upstream devices
sourcing the links share a common clock and have a common transport frame alignment that is
synchronized by the Receive Serial Interface Frame Pulse signal (RC1FP). Due to phase noise of
clock multiplication circuits and backplane routing or cable length discrepancies, the links will
not phase aligned to each other but are frequency locked. The delay from RC1FP being sampled
high to the first and last C1 character is shown in Figure 35 In this example, the first C1 is
delivered on link RN[X]/RP[X]. The delay to the last C1 represents the time when the all the
links have delivered their C1 character. In the example below, link RN[Y]/RP[Y] is shown to be
the slowest.
The minimum value for the internal programmable delay (RC1DLY[13:0]) is the
delay through the SBS
2
plus 15. The maximum value is the delay through the SBS plus 31.
Consequently, the external system must ensure that the relative delays between all the receive
LVDS links be less than 16 bytes.
The relative phases of the links in Figure 35 are shown for
illustrative purposes only. Links may have different delays relative to other links than what is
shown.
Figure 36 Receive Interface Timing
RP[
X
]/
RN[
X
]
RN[
Y
]/
RP[
Y
]
...
SYSCLK
RC1FP
S4,3/
A2
S1,1/
C1
S2,1/
Z0
S4,3/
A2
S1,1/
C1
S2,1/
Z0
RC1DLY[13:0] Delay
...
...
...
...
...
Max Delay between
First and Last J0s
Max Delay until internal Frame Pulse
...
...
...
Min Delay until internal
Frame Pulse
2
This delay will be either one frame (9720 clock cycles) or one row (1080 clock cycles)
depending on the mode employed.
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