参数资料
| 型号： | SC900841JVKR2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 169/192页 |
| 文件大小： | 0K |
| 描述： | IC POWER MGT 338-MAPBGA |
| 标准包装： | 2,000 |
| 应用： | PC，PDA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 338-TFBGA |
| 供应商设备封装： | 338-MAPBGA |
| 包装： | 带卷 (TR) |
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FUNCTIONAL DEVICE OPERATION
GPIOS
Table 112. Extended ADC Control Register Structure and Bits Description
CCFAULT
ONEC[7:0]
ONEC[14:8]
Reserved
RAWCCH
RAWCCL
7
7:0
6:0
7
7:0
7:0
Charging Overflow Status Bit
x0 = Coulomb Counter Reading is < Positive 32767
x1 = Coulomb Counter Reading is > Positive 32767
ONECLREG (ADDR 0x1E0 - R/W -Default Value: 0x1A)
8 LSBs of ONEC[14:0] internal register
ONECHREG (ADDR 0x1E1 - R/W -Default Value: 0x00)
7 MSBs of ONEC[14:0] internal register
Reserved
RAWCCH (ADDR 0x1E2 - R/W - Default Value: 0x00
8 MSBs CCOUT Raw Data
RAWCCL (ADDR 0x1E3 - R/W - Default Value: 0x00)
8 LSBs of CCOUT Raw Data
GPIOS
DESCRIPTION
The 900841 has eight GPIOs, four GPOSWs for platform
switches, and eight GPOs for platform control.
As outputs, the GPIOs and GPOSWs shall support CMOS/
OD signaling levels, based on the voltage level on the
GPIOVCC and GPOSWVCC. The GPOs shall support
CMOS signaling levels, based on the voltage level on the
GPOVCC pin. As inputs, they need to be 3.6 V tolerant and
should be de-bounced for a period of no more than 10 ms
minimum.
The 900841 will provide one bank of eight configurable
GPIO inputs/outputs, GPIO[7:0] for general purpose sensing
and platform control. Only GPIOs support an input function.
The PMIC shall provide one bank of four GPOSW outputs,
whose primary function will be to serve as gating signals for
discrete platform VR switches.
GPOSW outputs vary from GPIOs in an important way.
They are designed to support dynamic gating of sub-circuits
from a main well or always on supply, and therefore require
additional attention when switching. Specifically, GPOSWs
must implement slew rate control to prevent dangerously high
instantaneous inrush currents to previously isolated rails. For
Table 113. GPIOs Capabilities and Default States
CMOS configured outputs, slew rate control will be specified
in terms of output resistance at the GPOSW output pin. When
operating as an open drain output, the slew rate specification
is the same, but will be interpreted assuming an externally
connected 100 k Ω (±1%) pull-up resistance.
Both GPIOs and GPOSWs are expected to switch
between a high-impedance (>1.0 M Ω ) state and a low-
impedance (20 Ω nominal) state when operating in open
drain mode. When operating in CMOS mode, the outputs are
expected to drive from the voltage supplied on the GPIOVCC
pin with a 20 Ω output drive capability (for GPIOs) or
GPOSWVCC pin (for GPOSWs).
The electrical characteristics of the output buffer will
therefore be specified as relative percentages of the driving
supply.
Any unused GPIO pin should be tied to ground on the
board.
When any GPIO or GPOSW pin is configured as an open
drain, the pull-up voltage cannot exceed that of the
GPIOVCC and GPOSWVCC voltage level respectively.
Table 113 shows the default state of the different GPIOs
and their capabilities.
GPIO
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
GPIO6
GPIO7
Input
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Output
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Yes
CMOS
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Yes
OD
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Slew CNTL
No
No
No
No
No
No
No
No
Default Mode
Input
Input
Input
Input
Input
Input
Input
Input
Default Level
HI-Z
HI-Z
HI-Z
HI-Z
HI-Z
HI-Z
HI-Z
HI-Z
900841
Analog Integrated Circuit Device Data
Freescale Semiconductor
169
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PDF描述 |
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