参数资料
型号: SC900841JVKR2
厂商: Freescale Semiconductor
文件页数: 47/192页
文件大小: 0K
描述: IC POWER MGT 338-MAPBGA
标准包装: 2,000
应用: PC,PDA
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 338-TFBGA
供应商设备封装: 338-MAPBGA
包装: 带卷 (TR)
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FUNCTIONAL DEVICE OPERATION
SYSTEM CONTROL INTERFACE
PWRGD Pin
This is a Power Good Output Signal from the 900841 to the
Platform controller hub. Assertion of PWRGD means that the
VCCPAOAC, VAON, and VPMIC rails have been valid for at
least 100 microseconds. The Platform Controller Hub will
remain off until this signal is asserted. This signal is only de-
asserted if VCCPAOAC, VAON, or VPMIC is out of
regulation, or a cold reset is initiated by the firmware.
The PWRGD pin follows the DC Signaling specifications in
Table 13. CHIPCNTL Register Structure and Bit
Description
Name Bits Description
CHIPCNTL (ADDR 0x 06 - R/W - Default Value: 0x00)
COLDRST 0 Cold Reset Function Enable
x0 = No Change
x1 = Pulse RESET and PWRGD Low
Table 3 with a reference of 1.8 V (VPMIC)
WARM and COLD RESET
The RESET and PWRGD signals have two functions
which are initiated through the register file. Together they
WARMRST
Reserved
1
7:2
Warm Reset Function Enable
x0 = No Change
x1 = Pulse RESET Low
Reserved
define a warm reset or cold reset to the Platform controller
hub. The sequencing shown in Figure 10 and is controlled
from the register CHIPCNTRL through bits WARMRST and
COLDRST. The pulse should be held low for 5s < t < 31s.|
Figure 10. Warm/Cold Reset Functionality
EXITSTBY Pin
When the EXITSTBY pin is asserted high, the 900841
exits the AOAC standby settings for regulating the platform
supplies. When asserted, the PMIC switches the voltage
regulators, as defined in the voltage regulator registers from
the CTL Bits to the AOACTL Bits. This is a low latency voltage
regulators context switch.
EXITSTBY pin follows the DC signaling specifications in
Table 3 with a reference of 1.05 V (VCCP)
AOAC Exit Standby
When the EXITSTBY signal is asserted high from the
Platform controller hub, the VRCOMP signal should be driven
low. On the rising edge of the EXITSTBY signal, the AOACTL
bits should be copied to the CTL bits in the different voltage
regulator control registers, unless Bit 5 is '0'. If Bit 5 is '0', then
the CTL bits are not modified. The VRCOMP signal is de-
asserted at this point. Next the rails defined in the new CTL
registers should be ramped up together or remain in the
same state, as if the AOACTL settings were the same as the
previous CTL setting. Once all of the rails are in regulation,
the VRCOMP signal should be driven high.
Figure 11 shows the timing diagram of the EXITSTBY
signal. There is a special case (Optimized Case) when the
EXITSTBY signal is asserted with the VCCP, VCCPDDR,
VCCA, and VCC180 rails. If some combination of these four
rails turn on with the assertion of the EXITSTBY signal, the
entire time for the re-configuration should take no longer than
30 ms. See Figure 12 .
900841
Analog Integrated Circuit Device Data
Freescale Semiconductor
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