参数资料
型号: SC900841JVKR2
厂商: Freescale Semiconductor
文件页数: 46/192页
文件大小: 0K
描述: IC POWER MGT 338-MAPBGA
标准包装: 2,000
应用: PC,PDA
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 338-TFBGA
供应商设备封装: 338-MAPBGA
包装: 带卷 (TR)
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FUNCTIONAL DEVICE OPERATION
SYSTEM CONTROL INTERFACE
SIDEBAND SIGNALS
The following pins are included as part of the Sideband signals:
Table 12. Sidebands Pin Functionality
Pin Name
PMICINT
VRCOMP
RESETB
PWRGD
EXITSTBY
THRMTRIPB
VIDEN[1:0]
VID[6:0]
I/O
O
O
O
O
I
I
I
I
Pin Functionality
Active high PMIC Interrupt Output pin
Active high Voltage Regulator Complete signal
Active low hard reset for Platform controller hub
Active high Power Good Output signal
Active high Exit Standby signal
Active low Thermal Trip Assertion Input signal
Active high Input signals driven by the CPU, to indicate if the VID bus is addressing VCC or VNN.
Active high input signals driven by the CPU, to indicate the output voltage setting for the VCC and VNN rails.
PMCINT Pin
The PMICINT pin interrupts the Platform controller hub by
rising from low to high when an unmasked interrupt event
occurs. It is a level sensitive pin and it is cleared when the
Platform controller hub reads the Interrupt registers.
Reference Interrupt Controller for a more detailed
explanation of the Interrupt mechanism.
The PMICINT pin follows the DC Signaling specifications
in Table 3 with a reference of 1.8 V (VPMIC).
VRCOMP Pin
This is an active high voltage regulator complete signal. It
is asserted low by the PMIC when a SPI voltage regulation
request, or other write request has been decoded. The signal
is de-asserted on completion of the request (i.e. the rail is in
regulation). This signal is relevant to the SPI initiated writes
and EXITSTBY assertion.
SPI_CS#
The VRCOMP pin follows the DC Signaling specifications
in Table 3 with a reference of 1.8 V (VPMIC).
Figure 9 illustrates the Voltage Regulators register write
cycles and VRCOMP functionality. The rising edge on the
SPICSB pin indicates the end of the block of Voltage
Regulators configurations, at which point the VRCOMP pin is
driven low. As an address/data block is written, the PMIC can
start to ramp those rails (DC-DC, LDO, or switch). Once all of
the rails are in regulation, the PMIC drives the VRCOMP pin
high, indicating to the Platform controller hub that the voltage
regulator configuration request is completed, and the PMIC is
ready for subsequent transactions. The maximum number of
voltage regulator change packets (address/data
combinations) is 8. The voltage regulators should ramp at the
rate defined in the regulators tables. Due to the relatively long
turn-off time of the voltage regulators, the VRCOMP signal is
to be gated-off after a 500 ns minimum (30 ms max.) low
time.
SPI Bus
Idle
SPI Packet SPI Packet SPI Packet SPI Packet
Idle
VR Status
Existing Mode
VR Reconfigure
Idle
VR_COMP
4 - t VR_COMP
Figure 9. VRCOMP Functionality in a SPI Voltage Regulators Configuration
RESET Pin
This is an active low, hard reset for the Platform controller
hub. When this pin is asserted, the Platform controller hub
returns to its initial default state. This signal can be asserted
when a cold or warm reset is initiated, depending on the
settings in the CHIPCNTL register.
The RESET pin follows the DC Signaling specifications in
Table 3 with a VCC of 1.8 V (VPMIC)
900841
Analog Integrated Circuit Device Data
46
Freescale Semiconductor
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