参数资料
| 型号： | SC900841JVKR2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 174/192页 |
| 文件大小： | 0K |
| 描述： | IC POWER MGT 338-MAPBGA |
| 标准包装： | 2,000 |
| 应用： | PC，PDA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 338-TFBGA |
| 供应商设备封装： | 338-MAPBGA |
| 包装： | 带卷 (TR) |
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FUNCTIONAL DEVICE OPERATION
SPI REGISTER MAP
Table 115. GPO Register Structure and Bits Description
GPO2
GPO3
GPO4
GPO5
GPO6
GPO7
2
3
4
5
6
7
GPO2 Output Level
x0 = Low
x1 = High (To voltage supplied on GPOVCC Pin)
GPO3 Output Level
x0 = Low
x1 = High (To voltage supplied on GPOVCC Pin)
GPO4 Output Level
x0 = Low
x1 = High (To voltage supplied on GPOVCC Pin)
GPO5 Output Level
x0 = Low
x1 = High (To voltage supplied on GPOVCC Pin)
GPO6 Output Level
x0 = Low
x1 = High (To voltage supplied on GPOVCC Pin)
GPO7 Output Level
x0 = Low
x1 = High (To voltage supplied on GPOVCC Pin)
SPI REGISTER MAP
OVERVIEW
The SPI frame is organized as 24 bits. The first 16 bits is
the write enable bit, 10-bit address and 5 "dead" bits between
the data and address fields. The next 8 bits are the data bits.
The one write enable bit selects whether the SPI transaction
is a read or a write.
The addressable register map spans 1024 registers of 8
data bits each. The map is not fully populated. A summarized
structure of the register set is given in the following tables.
Expanded bit descriptions are included in the individual
functional sections for application guidance.
SPI BIT MAP
The tables include the following fields:
? Block: This corresponds directly to the chapter, section or
topic in which the detailed register description is included.
? Address: The register memory map address allocation in
HEX format
? Register Name
? R/W: Defines if the register is a Read/Write register or only
a Read register
Table 116. SPI Register Map
? D7-D0: The 8-bit data included in the register with each
bit's name and location within the field included
? Initial: The register's default value after power up
? Function: A short description of the register's function
Some important notes about data in the table:
? Reserved registers/bits are not implemented in the design
and they will always read as a 0
? Registers under the "FSL" block are Freescale dedicated
registers and are not defined in the customer
specifications. These registers represent additional
functionality that Freescale is offering to enhance the
performance of the overall system
? Registers under the "VD2" and "VD3" blocks are blocked
from being used by Freescale
? The table only displays up to address 0x2FF. Address
space between 0x300 and 0x3FF is reserved for future
application use. Freescale is currently using the 0x300 to
0x3FF space for test and debug register implementation.
This will not effect the application or any future use plans
for this address space. The details of this space
implementation are not discussed in this document.
Block
Address
Register Name
R/W
D7
D6
D5
D4
D3
D2
D1
D0
Initial
Function
Chip1
Chip2
0x00
0x01
ID1
ID2
R
R
RSVD
RSVD
RSVD
RSVD
REV1[2:0]
REV2[2:0]
VENDID1[2:0]
VENDID2[2:0]
0x38 Chip1 ID
0x00 Chip2 ID
Chip3
Chip4
0x02
0x03
ID3
ID4
R
R
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
RSVD
0x00 Chip3 ID
0x00 Chip4 ID
900841
Analog Integrated Circuit Device Data
174
Freescale Semiconductor
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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