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参数资料
| 型号： | EK-V6-ML630-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 20/65页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-6 HXT FPGA ML630 EVAL KIT |
| 标准包装： | 1 |
| 系列： | Virtex® 6 HXT |
| 类型： | FPGA |
| 适用于相关产品： | Virtex?-6 XC6VHX565T |
| 所含物品： | 板，线缆，软件和文档 |
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Virtex-6 FPGA Data Sheet: DC and Switching Characteristics
GTH Transceiver Switching Characteristics
Consult UG371 : Virtex-6 FPGA GTH Transceivers User Guide for further information.
Table 32: GTH Transceiver Maximum Data Rate and PLL Frequency Range
Symbol
F GTHMAX
F GTHMIN
F GPLLMAX
F GPLLMIN
Description
Maximum GTH transceiver data rate
Minimum GTH transceiver data rate (1)
Maximum GTH PLL frequency
Minimum GTH PLL frequency
Conditions
PLL Output Divider = 1
PLL Output Divider = 4
PLL Output Divider = 1
PLL Output Divider = 4
-3
11.182
2.795
9.92
2.48
5.591
4.96
Speed Grade
-2
11.182
2.795
9.92
2.48
5.591
4.96
-1
10.32
2.58
9.92
2.48
5.16
4.96
Units
Gb/s
Gb/s
Gb/s
Gb/s
GHz
GHz
Notes:
1.
Lower data rates can be achieved using FPGA logic based oversampling designs.
Table 33: GTH Transceiver Dynamic Reconfiguration Port (DRP) Switching Characteristics
Symbol
F GTHDRPCLK
Description
GTHDRPCLK maximum frequency
-3
70
Speed Grade
-2
70
-1
60
Units
MHz
Table 34: GTH Transceiver Reference Clock Switching Characteristics
Symbol
F GCLK
T RCLK
T FCLK
T DCREF
T LOCK
T PHASE
Description
Reference clock frequency range
Reference clock rise time
Reference clock fall time
Reference clock duty cycle
Clock recovery frequency acquisition
time
Clock recovery phase acquisition time
Conditions
-1 speed grade
-2 and -3 speed grades
20% – 80%
80% – 20%
CLK
Initial PLL lock
Lock to data after PLL has locked
to the reference clock
Min
150
150
–
–
45
–
–
All Speed Grades
Typ
–
–
200
200
50
–
–
Max
645
700
–
–
55
2
20
Units
MHz
MHz
ps
ps
%
ms
μs
X-Ref Target - Figure 5
T RCLK
8 0 %
20 %
T FCLK
d s 152_05_042109
Figure 5: Reference Clock Timing Parameters
DS152 (v3.6) March 18, 2014
Product Specification
20
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