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参数资料
| 型号： | EK-V6-ML630-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 40/65页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-6 HXT FPGA ML630 EVAL KIT |
| 标准包装： | 1 |
| 系列： | Virtex® 6 HXT |
| 类型： | FPGA |
| 适用于相关产品： | Virtex?-6 XC6VHX565T |
| 所含物品： | 板，线缆，软件和文档 |
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Virtex-6 FPGA Data Sheet: DC and Switching Characteristics
Output Serializer/Deserializer Switching Characteristics
Table 52: OSERDES Switching Characteristics
Symbol
Description
-3
-2
Speed Grade
-1 (XC) -1 (XQ)
-1L
Units
Setup/Hold
T OSDCK_D /T OSCKD_D
T OSDCK_T /T OSCKD_T (1)
T OSDCK_T2 /T OSCKD_T2 (1)
T OSCCK_OCE /T OSCKC_OCE
T OSCCK_S
T OSCCK_TCE /T OSCKC_TCE
D input Setup/Hold with respect to CLKDIV
T input Setup/Hold with respect to CLK
T input Setup/Hold with respect to CLKDIV
OCE input Setup/Hold with respect to CLK
SR (Reset) input Setup with respect to
CLKDIV
TCE input Setup/Hold with respect to CLK
0.23/
–0.10
0.44/
–0.10
0.25/
–0.10
0.17/
–0.03
0.07
0.15/
–0.04
0.28/
–0.10
0.51/
–0.09
0.27/
–0.09
0.20/
–0.03
0.07
0.19/
–0.04
0.31/
–0.10
0.56/
–0.08
0.31/
–0.08
0.22/
–0.03
0.07
0.21/
–0.04
0.35/
–0.10
0.60/
–0.08
0.31/
–0.08
0.27/
–0.03
0.07
0.27/
–0.04
0.36/
–0.15
0.68/
–0.15
0.47/
–0.15
0.27/
–0.04
0.08
0.29/
–0.05
ns
ns
ns
ns
ns
ns
Sequential Delays
T OSCKO_OQ
T OSCKO_TQ
Clock to out from CLK to OQ
Clock to out from CLK to TQ
0.63
0.63
0.71
0.71
0.82
0.82
0.82
0.82
0.93
0.93
ns
ns
Combinatorial
T OSDO_TTQ
T input to TQ Out
0.76
0.84
0.97
0.97
1.11
ns
Notes:
1.
T OSDCK_T2 and T OSCKD_T2 are reported as T OSDCK_T /T OSCKD_T in TRACE report.
DS152 (v3.6) March 18, 2014
Product Specification
40
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