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参数资料
| 型号： | EK-V6-ML630-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 45/65页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-6 HXT FPGA ML630 EVAL KIT |
| 标准包装： | 1 |
| 系列： | Virtex® 6 HXT |
| 类型： | FPGA |
| 适用于相关产品： | Virtex?-6 XC6VHX565T |
| 所含物品： | 板，线缆，软件和文档 |
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Virtex-6 FPGA Data Sheet: DC and Switching Characteristics
Table 57: Block RAM and FIFO Switching Characteristics (Cont’d)
Symbol
Description
-3
Speed Grade
-2 -1
-1L
Units
T RCCK_WE /T RCKC_WE
T RCCK_WREN /T RCKC_WREN
T RCCK_RDEN /T RCKC_RDEN
Write Enable (WE) input (Block RAM only)
WREN FIFO inputs
RDEN FIFO inputs
0.44/
0.19
0.47/
0.26
0.46/
0.26
0.47/
0.25
0.50/
0.27
0.50/
0.27
0.52/
0.35
0.55/
0.30
0.55/
0.30
0.67/
0.24
0.68/
0.31
0.67/
0.31
ns, Min
ns, Min
ns, Min
Reset Delays
T RCO_FLAGS
Reset RST to FIFO Flags/Pointers (10)
0.90
0.98
1.10
1.23
ns, Max
T RCCK_RSTREG /T RCKC_RSTREG
FIFO reset
timing (11)
0.22/
0.23
0.24/
0.24
0.28/
0.26
0.31/
0.27
ns, Min
Maximum Frequency
F MAX
Block RAM in TDP and SDP modes
(Write First and No Change modes)
Block RAM (Read First mode)
600
525
540
475
450
400
340
275
MHz
MHz
Block RAM (SDP
mode) (12)
525
475
400
275
MHz
F MAX_CASCADE
F MAX_FIFO
F MAX_ECC
Block RAM Cascade
(Write First and No Change modes)
Block RAM Cascade (Read First mode)
FIFO in all modes
Block RAM and FIFO in ECC configuration
550
475
600
450
490
425
540
400
400
350
450
325
300
235
340
250
MHz
MHz
MHz
MHz
Notes:
1.
2.
3.
4.
5.
6.
7.
8.
TRACE will report all of these parameters as T RCKO_DO .
T RCKO_DOR includes T RCKO_DOW , T RCKO_DOPR , and T RCKO_DOPW as well as the B port equivalent timing parameters.
These parameters also apply to synchronous FIFO with DO_REG = 0.
T RCKO_DO includes T RCKO_DOP as well as the B port equivalent timing parameters.
These parameters also apply to multirate (asynchronous) and synchronous FIFO with DO_REG = 1.
T RCKO_FLAGS includes the following parameters: T RCKO_AEMPTY , T RCKO_AFULL , T RCKO_EMPTY , T RCKO_FULL , T RCKO_RDERR , T RCKO_WRERR.
T RCKO_POINTERS includes both T RCKO_RDCOUNT and T RCKO_WRCOUNT.
The ADDR setup and hold must be met when EN is asserted (even when WE is deasserted) . Otherwise, block RAM data corruption is
possible.
9. T RCKO_DI includes both A and B inputs as well as the parity inputs of A and B.
10. T RCO_FLAGS includes the following flags: AEMPTY, AFULL, EMPTY, FULL, RDERR, WRERR, RDCOUNT, and WRCOUNT.
11. The FIFO reset must be asserted for at least three positive clock edges.
12. When using ISE software v12.4 or later, if the RDADDR_COLLISION_HWCONFIG attribute is set to PERFORMANCE or the block RAM is
in single-port operation, then the faster F MAX for WRITE_FIRST/NO_CHANGE modes apply.
DS152 (v3.6) March 18, 2014
Product Specification
45
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