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参数资料
| 型号： | EK-V6-ML630-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 42/65页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-6 HXT FPGA ML630 EVAL KIT |
| 标准包装： | 1 |
| 系列： | Virtex® 6 HXT |
| 类型： | FPGA |
| 适用于相关产品： | Virtex?-6 XC6VHX565T |
| 所含物品： | 板，线缆，软件和文档 |
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Virtex-6 FPGA Data Sheet: DC and Switching Characteristics
Table 54: CLB Switching Characteristics (Cont’d)
Symbol
Description
-3
Speed Grade
-2 -1
-1L
Units
T ITO
T AXA
T AXB
T AXC
T AXD
T BXB
T BXD
T CXC
T CXD
T DXD
T OPCYA
T OPCYB
T OPCYC
T OPCYD
T AXCY
T BXCY
T CXCY
T DXCY
T BYP
T CINA
T CINB
T CINC
T CIND
An – Dn inputs to A – D Q outputs
AX inputs to AMUX output
AX inputs to BMUX output
AX inputs to CMUX output
AX inputs to DMUX output
BX inputs to BMUX output
BX inputs to DMUX output
CX inputs to CMUX output
CX inputs to DMUX output
DX inputs to DMUX output
An input to COUT output
Bn input to COUT output
Cn input to COUT output
Dn input to COUT output
AX input to COUT output
BX input to COUT output
CX input to COUT output
DX input to COUT output
CIN input to COUT output
CIN input to AMUX output
CIN input to BMUX output
CIN input to CMUX output
CIN input to DMUX output
0.59
0.31
0.35
0.39
0.42
0.30
0.38
0.26
0.30
0.30
0.32
0.32
0.27
0.25
0.25
0.22
0.15
0.14
0.06
0.21
0.23
0.23
0.25
0.67
0.35
0.39
0.44
0.47
0.34
0.43
0.29
0.34
0.33
0.36
0.36
0.30
0.28
0.28
0.24
0.17
0.16
0.07
0.24
0.25
0.26
0.29
0.79
0.42
0.47
0.52
0.55
0.39
0.50
0.34
0.40
0.38
0.41
0.41
0.34
0.32
0.33
0.28
0.20
0.19
0.08
0.28
0.29
0.30
0.33
0.85
0.44
0.50
0.56
0.60
0.44
0.55
0.37
0.44
0.43
0.47
0.47
0.40
0.37
0.36
0.31
0.22
0.21
0.09
0.30
0.31
0.33
0.36
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
ns, Max
Sequential Delays
T CKO
T SHCKO
Clock to AQ – DQ outputs
Clock to AMUX – DMUX outputs
0.29
0.36
0.33
0.40
0.39
0.47
0.44
0.53
ns, Max
ns, Max
Setup and Hold Times of CLB Flip-Flops Before/After Clock CLK
T DICK /T CKDI
T CECK_CLB /
T CKCE_CLB
A – D input to CLK on A – D Flip Flops
CE input to CLK on A – D Flip Flops
0.30/0.17
0.20/0.00
0.36/0.18
0.25/0.00
0.43/0.20
0.32/0.00
0.44/0.25
0.32/0.01
ns, Min
ns, Min
T SRCK /T CKSR
SR input to CLK on A – D Flip Flops
0.39/–0.07 0.44/–0.07 0.52/–0.07 0.58/–0.08
ns, Min
T CINCK /T CKCIN
CIN input to CLK on A – D Flip Flops
0.16/0.12
0.19/0.14
0.24/0.16
0.23/0.22
ns, Min
Set/Reset
T SRMIN
T RQ
T CEO
F TOG
SR input minimum pulse width
Delay from SR input to AQ – DQ flip-flops
Delay from CE input to AQ – DQ flip-flops
Toggle frequency (for export control)
0.90
0.52
0.41
1412.00
0.90
0.58
0.48
1286.40
0.97
0.68
0.59
1098.00
0.80
0.77
0.61
1098.00
ns, Min
ns, Max
ns, Max
MHz
Notes:
1.
2.
A Zero “0” Hold Time listing indicates no hold ti me or a negative hold time. Negative values can not be guaranteed “best-case”, but if a “0” is
listed, there is no positive hold time.
These items are of interest for Carry Chain applications.
DS152 (v3.6) March 18, 2014
Product Specification
42
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