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参数资料
| 型号： | EK-V6-ML630-G-J |
| 厂商： | Xilinx Inc |
| 文件页数： | 46/65页 |
| 文件大小： | 0K |
| 描述： | VIRTEX-6 HXT FPGA ML630 EVAL KIT |
| 标准包装： | 1 |
| 系列： | Virtex® 6 HXT |
| 类型： | FPGA |
| 适用于相关产品： | Virtex?-6 XC6VHX565T |
| 所含物品： | 板，线缆，软件和文档 |
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Virtex-6 FPGA Data Sheet: DC and Switching Characteristics
DSP48E1 Switching Characteristics
Table 58: DSP48E1 Switching Characteristics
Speed Grade
Symbol
Description
-3
-2
-1
(XC)
-1
(XQ)
-1L
Units
Setup and Hold Times of Data/Control Pins to the Input Register Clock
T DSPDCK_{A, ACIN; B, BCIN}_{AREG; BREG} /
T DSPCKD_{A, ACIN; B, BCIN}_{AREG; BREG}
T DSPDCK_C_CREG /T DSPCKD_C_CREG
T DSPDCK_D_DREG /T DSPCKD_D_DREG
{A, ACIN, B, BCIN} input to
{A, B} register CLK
C input to C register CLK
D input to D register CLK
0.25/
0.27
0.16/
0.20
0.07/
0.31
0.29/
0.30
0.19/
0.22
0.10/
0.34
0.35/
0.34
0.22/
0.24
0.15/
0.39
0.36/
0.34
0.25/
0.24
0.16/
0.39
0.46/
0.39
0.33/
0.30
0.24/
0.45
ns
ns
ns
Setup and Hold Times of Data Pins to the Pipeline Register Clock
T DSPDCK_{A, ACIN, B, BCIN}_MREG_MULT /
T DSPCKD_{A, ACIN, B, BCIN}_MREG_MULT
T DSPDCK_{A, D}_ADREG /
T DSPCKD_{A, D}_ADREG
{A, ACIN, B, BCIN} input to
M register CLK
{A, D} input to AD register CLK
2.36/
0.04
1.24/
0.10
2.70/
0.04
1.42/
0.12
3.21/
0.04
1.69/
0.13
3.21/
0.04
1.69/
0.13
3.66/
0.02
1.91/
0.16
ns
ns
Setup and Hold Times of Data/Control Pins to the Output Register Clock
T DSPDCK_{A, ACIN, B, BCIN}_PREG_MULT /
T DSPCKD_{A, ACIN, B, BCIN}_PREG_MULT
{A, ACIN, B, BCIN} input to
P register CLK using multiplier
3.83/ 4.37/
–0.13 –0.13
5.20/
–0.13
5.20/
–0.13
5.94/
–0.24
ns
T DSPDCK_D_PREG_MULT / T DSPCKD_D_PREG_MULT D input to P register CLK
3.62/ 4.13/
–0.47 –0.47
4.90/
–0.47
4.90/
–0.47
5.61/
–0.77
ns
T DSPDCK_{A, ACIN, B, BCIN}_PREG /
T DSPCKD_{A, ACIN, B, BCIN}_PREG
T DSPDCK_C_PREG / T DSPCKD_C_PREG
T DSPDCK_{PCIN, CARRYCASCIN, MULTSIGNIN}_PREG /
T DSPCKD_{PCIN, CARRYCASCIN, MULTSIGNIN}_PREG
{A, ACIN, B, BCIN} input to
P register CLK not using
multiplier
C input to P register CLK
{PCIN, CARRYCASCIN,
MULTSIGNIN} input to
1.59/ 1.81/
–0.13 –0.13
1.42/ 1.61/
–0.10 –0.10
1.23/ 1.41/
–0.02 –0.02
2.15/
–0.13
1.91/
–0.10
1.67/
–0.02
2.15/
–0.13
1.91/
–0.10
1.67/
–0.02
2.44/
–0.24
2.16/
–0.19
1.91/
–0.07
ns
ns
ns
P register CLK
Setup and Hold Times of the CE Pins
T DSPDCK_{CEA; CEB}_{AREG; BREG} /
T DSPCKD_{CEA; CEB}_{AREG; BREG}
T DSPDCK_CEC_CREG / T DSPCKD_CEC_CREG
T DSPDCK_CED_DREG / T DSPCKD_CED_DREG
T DSPDCK_CEM_MREG / T DSPCKD_CEM_MREG
T DSPDCK_CEP_PREG / T DSPCKD_CEP_PREG
{CEA; CEB} input to {A; B}
register CLK
CEC input to C register CLK
CED input to D register CLK
CEM input to M register CLK
CEP input to P register CLK
0.14/
0.19
0.15/
0.18
0.20/
0.12
0.16/
0.19
0.32/
0.02
0.17/
0.22
0.18/
0.20
0.24/
0.13
0.20/
0.21
0.38/
0.02
0.22/
0.25
0.24/
0.23
0.31/
0.14
0.26/
0.25
0.46/
0.03
0.22/
0.25
0.24/
0.23
0.31/
0.14
0.26/
0.25
0.46/
0.03
0.30/
0.28
0.31/
0.26
0.43/
0.16
0.32/
0.28
0.54/
0.04
ns
ns
ns
ns
ns
Setup and Hold Times of the RST Pins
T DSPDCK_{RSTA; RSTB}_{AREG; BREG} /
T DSPCKD_{RSTA; RSTB}_{AREG; BREG}
T DSPDCK_RSTC_CREG / T DSPCKD_RSTC_CREG
T DSPDCK_RSTD_DREG / T DSPCKD_RSTD_DREG
T DSPDCK_RSTM_MREG / T DSPCKD_RSTM_MREG
{RSTA, RSTB} input to {A, B}
register CLK
RSTC input to C register CLK
RSTD input to D register CLK
RSTM input to M register CLK
0.27/
0.17
0.18/
0.08
0.28/
0.15
0.20/
0.24
0.31/
0.19
0.20/
0.08
0.32/
0.16
0.23/
0.26
0.38/
0.22
0.23/
0.09
0.38/
0.19
0.26/
0.30
0.38/
0.22
0.23/
0.09
0.38/
0.19
0.26/
0.30
0.41/
0.25
0.27/
0.11
0.45/
0.21
0.29/
0.34
ns
ns
ns
ns
DS152 (v3.6) March 18, 2014
Product Specification
46
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PDF描述 |
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参数描述 |
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