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参数资料
| 型号： | IBM37RGB524CF17A |
| 元件分类： | 显示控制器 |
| 英文描述： | 1600 X 1280 PIXELS PALETTE-DAC DSPL CTLR, PQFP144 |
| 封装： | QFP-144 |
| 文件页数： | 40/72页 |
| 文件大小： | 509K |
| 代理商： | IBM37RGB524CF17A |
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March 17, 1995
39
IBM
RGB524
Pixel PLL Control 2
Index:
0x0011
Access:
Read/Write
Power on Value: 0x00
Bits 7 - 3
Reserved
Bits 3 - 0
INT FS - Internal Frequency Selec-
tion. Identies which Pixel PLL pro-
gramming registers to use when
Pixel PLL Control 1 register bits
EXT/INT specify internal frequency
selection (EXT/INT = 010 or 011).
Fixed Pixel PLL Reference Divider
Index:
0x0014
Access:
Read/Write
Power on Value: Undened
Bits 7 - 5
Reserved
Bits 4 - 0
REF DIV COUNT - Reference Divide
Count
EXT/INT = 000
EXT/INT = 001
FS[1:0]
Selected
Register
FS[1:0]
Selected
Register
00
F0
00
M0, N0
01
F1
01
M1, N1
10
F2
10
M2, N2
11
F3
11
M3, N3
Note: FS[1:0] are the chip inputs FS[1:0]. Pixel PLL
Control 2 register is not used when Pixel PLL Control 1
register bits EXT/INT = 000 or 001.
EXT/INT = 010
EXT/INT = 011
INT
FS[3:0]
Selected
Register
INT
FS[2:0]
Selected
Register
0000
F0
000
M0, N0
0001
F1
001
M1, N1
0010
F2
010
M2, N2
0011
F3
011
M3, N3
0100
F4
100
M4, N4
0101
F5
101
M5, N5
0110
F6
110
M6, N6
0111
F7
111
M7, N7
1000
F8
Note: When Pixel PLL
Control 1 EXT/INT bits =
010 or 011, Pixel PLL
Control 2 bits INT FS[3:0]
select the frequency
register(s). For EXT/INT =
011, INT FS[3] bit is not
used and has no effect.
1001
F9
1010
F10
1011
F11
1100
F12
1101
F13
1110
F14
1111
F15
0
1
2
3
4
5
6
7
INT FS
Reserved
0
1
2
3
4
5
6
7
REF DIV COUNT
Reserved
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PDF描述 |
|---|---|
| IC-WT-SO16N | ROTARY/LINEAR OPTICAL POSITION ENCODER |
| ICD2028SCR-5 | 100 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO20 |
| ICD2063SC-1 | 135 MHz, VIDEO CLOCK GENERATOR, PDSO16 |
| ICD2063SC-2 | 135 MHz, VIDEO CLOCK GENERATOR, PDSO16 |
| ICD2063SC-3 | 135 MHz, VIDEO CLOCK GENERATOR, PDSO16 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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