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参数资料
| 型号： | S71PL129JC0BFW9Z2 |
| 厂商： | SPANSION LLC |
| 元件分类： | 存储器 |
| 英文描述： | Stacked Multi-Chip Product (MCP) Flash Memory |
| 中文描述： | SPECIALTY MEMORY CIRCUIT, PBGA64 |
| 封装： | 8 X 11.60 MM, 1.20 MM HEIGHT, LEAD FREE, FBGA-64 |
| 文件页数： | 120/153页 |
| 文件大小： | 3651K |
| 代理商： | S71PL129JC0BFW9Z2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页当前第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页
October 28, 2005 S71PL129Jxx_00_A8
S71PL129JC0/S71PL129JB0/S71PL129JA0
67
Advance
Informatio n
VCC RampRate
All DC characteristics are specified for a VCC ramp rate > 1V/100 s and VCC
>=VCCQ - 100 mV. If the VCC ramp rate is < 1V/100 s, a hardware reset
required.+
Read Operations
Notes:
1. Not 100% tested.
3. Measurements performed by placing a 50 ohm termination on the data pin with a bias of VCC /2. The time from OE#
high to the data bus driven to VCC /2 is taken as tDF.
4. S29PL129J has two CE# (CE1#, CE2#).
5. Valid CE1# / CE2# conditions: (CE1# = VIL,CE2# = VIH) or (CE1# = VIH,CE2# = VIL) or (CE1# = VIH, CE2# = VIH)
6. Valid CE1# / CE2# transitions: (CE1# = VIL,CE2# = VIH) or (CE1# = VIH,CE2# = VIL) to (CE1# = CE2# = VIH)
7. Valid CE1# / CE2# transitions: (CE1# = CE2# = VIH) to (CE1# = VIL,CE2# = VIH) or (CE1# = VIH,CE2# = VIL)
8. For 70pF Output Load Capacitance, 2 ns is added to the above tACC,tCE,tPACC,tOE values for all speed grades
Figure 10. Input Waveforms and Measurement Levels
Table 18. Read-Only Operations
Parameter
Description
Test Setup
Speed Options
JEDEC
Std.
55
60
65
70
Unit
tAVAV
Min
55
60
65
70
ns
tAVQV
tACC Address to Output Delay
CE#, OE# = VIL
Max
55
60
65
70
ns
tELQV
tCE
Chip Enable to Output Delay
OE# = VIL
Max
55
60
65
70
ns
tPACC Page Access Time
Max
20
25
30
ns
tGLQV
tOE Output Enable to Output Delay
Max
20
25
30
ns
tEHQZ
tDF
Chip Enable to Output High Z (Note 3)
Max
16
ns
tGHQZ
tDF
Output Enable to Output High Z
(Notes 1, 3)
Max
16
ns
tAXQX
tOH
Output Hold Time From Addresses, CE# or
OE#, Whichever Occurs First (Note 3)
Min
5
ns
tOEH
Output Enable Hold
Time (Note 1)
Read
Min
0
ns
Toggle and
Data# Polling
Min
10
ns
VIO
0.0 V
VIO/2
Output
Measurement Level
In
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PDF描述 |
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参数描述 |
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