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参数资料
| 型号： | S71PL129JC0BFW9Z2 |
| 厂商： | SPANSION LLC |
| 元件分类： | 存储器 |
| 英文描述： | Stacked Multi-Chip Product (MCP) Flash Memory |
| 中文描述： | SPECIALTY MEMORY CIRCUIT, PBGA64 |
| 封装： | 8 X 11.60 MM, 1.20 MM HEIGHT, LEAD FREE, FBGA-64 |
| 文件页数： | 124/153页 |
| 文件大小： | 3651K |
| 代理商： | S71PL129JC0BFW9Z2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页当前第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页
70
S71PL129JC0/S71PL129JB0/S71PL129JA0
S71PL129Jxx_00_A8 October 28, 2005
Advance
Info rmation
Erase/Program Operations
Notes:
1. Not 100% tested.
2. S29PL129J - During CE1# transitions, CE2# = VIH; During CE2# transitions, CE1# = VIH
3. S29PL129J - There are two CE# (CE1#, CE2#).
4. See Table 25, “Erase And Programming Performance,” on page 79 for more information.
Table 20. Erase and Program Operations
Parameter
Speed Options
JEDEC
Std
Description
55
60
65
70
Unit
tAVAV
tWC
Write Cycle Time (Note 1)
Min
55
60
65
70
ns
tAVWL
tAS
Address Setup Time
Min
0
ns
tASO
Address Setup Time to OE# low during toggle bit
polling
Min
15
ns
tWLAX
tAH
Address Hold Time
Min
30
35
ns
tAHT
Address Hold Time From CE1#, CE#2 or OE# high
during toggle bit polling
Min
0
ns
tDVWH
tDS
Data Setup Time
Min
25
30
ns
tWHDX
tDH
Data Hold Time
Min
0
ns
tOEPH
Output Enable High during toggle bit polling
Min
10
ns
tGHWL
Read Recovery Time Before Write
(OE# High to WE# Low)
Min
0
ns
tELWL
tCS
CE1# or CE#2 Setup Time
Min
0
ns
tWHEH
tCH
CE1# or CE#2 Hold Time
Min
0
ns
tWLWH
tWP
Write Pulse Width
Min
35
ns
tWHDL
tWPH
Write Pulse Width High
Min
20
25
ns
tSR/W
Latency Between Read and Write Operations
Min
0
ns
tWHWH1
Typ
6
s
tWHWH1
Typ
4
s
tWHWH2
Typ
0.5
sec
tVCS
Min
50
s
tRB
Write Recovery Time from RY/BY#
Min
0
ns
tBUSY
Program/Erase Valid to RY/BY# Delay
Max
90
ns
Min
35
ns
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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