- 您现在的位置：买卖IC网 > PDF目录85252 > SDED7-256M-N9T (SANDISK CORP) FLASH MEMORY DRIVE CONTROLLER, PBGA115 PDF资料下载
参数资料
| 型号： | SDED7-256M-N9T |
| 厂商： | SANDISK CORP |
| 元件分类： | 存储控制器/管理单元 |
| 英文描述： | FLASH MEMORY DRIVE CONTROLLER, PBGA115 |
| 封装： | 12 X 9 MM, 1.20 MM HEIGHT, FBGA-115 |
| 文件页数： | 54/87页 |
| 文件大小： | 1675K |
| 代理商： | SDED7-256M-N9T |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页当前第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页
Rev. 1.2
Design Considerations
mDOC H3 EFD Featuring Embedded TrueFFS Data Sheet
58
92-DS-1205-10
9.8.2.1
Read Mode
The LATENCY field controls the number of clock cycles between mDOC H3 sampling CE#
being asserted and when the first word of data is available to be latched by the host. This number
of clock cycles is equal to 3 + LATENCY.
WAIT_STATE allows setting the number of CLK after the host has read the last word until the
release of the CE#.
1: One CLK clock before CE# release
2: Two CLK clocks before CE# release
3: Three CLK clocks before CE# release
The HOLD bit in the Burst Mode Control register can be set to hold each data word valid for two
clock cycles rather than one.
Note: If HOLD = 1, then the data is available to be latched on this clock and on the subsequent
clock.
The LENGTH field must be programmed with the length of the burst to be performed (0
corresponds to 4 cycles; 1 to 8 cycles, 2 to 16 and 3 corresponds to 32 cycles). Each burst cycle
must read exactly this number of words.
The CLK input can be toggled continuously or can be halted. When halting the CLK input, the
following guidelines must be observed:
The host must provide a clock signal for the full sequence defined by the LATENCY,
WAIT STATE, HOLD and LENGTH bit fields. The clock can only be stopped after
the release of CE#.
The clock can be halted momentarily during a burst sequence but the host must
provide rising clock edges for the completion of the burst sequence.
Note: For full information regarding the Synchronous Burst Mode see the DOC Driver 1.0 Block
Device (BD) Software Developer Kit (SDK) Developer Guide.
Figure 16: Demux Read Burst Mode
相关PDF资料 |
PDF描述 |
|---|---|
| SDED7-256M-N9Y | FLASH MEMORY DRIVE CONTROLLER, PBGA115 |
| SPMC68336AVFT20 | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160 |
| SPMC68336GCFT20 | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160 |
| SC104002VPVR2 | 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP112 |
| S9S12XF512J0MLH | MICROCONTROLLER, QFP64 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| SDED7-256M-N9Y | 功能描述:IC MDOC H3 256MB FBGA RoHS:是 类别:集成电路 (IC) >> 存储器 系列:- 标准包装:150 系列:- 格式 - 存储器:EEPROMs - 串行 存储器类型:EEPROM 存储容量:4K (2 x 256 x 8) 速度:400kHz 接口:I²C，2 线串口 电源电压:2.5 V ~ 5.5 V 工作温度:-40°C ~ 85°C 封装/外壳:8-VFDFN 裸露焊盘 供应商设备封装:8-DFN（2x3） 包装:管件 产品目录页面:1445 (CN2011-ZH PDF) |
| SDED7-512M-NAT | 功能描述:IC MDOC H3 512MB FBGA RoHS:是 类别:集成电路 (IC) >> 存储器 系列:- 标准包装:150 系列:- 格式 - 存储器:EEPROMs - 串行 存储器类型:EEPROM 存储容量:4K (2 x 256 x 8) 速度:400kHz 接口:I²C，2 线串口 电源电压:2.5 V ~ 5.5 V 工作温度:-40°C ~ 85°C 封装/外壳:8-VFDFN 裸露焊盘 供应商设备封装:8-DFN（2x3） 包装:管件 产品目录页面:1445 (CN2011-ZH PDF) |
| SDED7-512M-NAY | 功能描述:IC MDOC H3 512MB FBGA RoHS:是 类别:集成电路 (IC) >> 存储器 系列:- 标准包装:150 系列:- 格式 - 存储器:EEPROMs - 串行 存储器类型:EEPROM 存储容量:4K (2 x 256 x 8) 速度:400kHz 接口:I²C，2 线串口 电源电压:2.5 V ~ 5.5 V 工作温度:-40°C ~ 85°C 封装/外壳:8-VFDFN 裸露焊盘 供应商设备封装:8-DFN（2x3） 包装:管件 产品目录页面:1445 (CN2011-ZH PDF) |
| SDEG-15P | 制造商:HRS 制造商全称:HRS 功能描述:STRAIGHT/METAL PCB D-SUB |
| SDEG-15P05 | 制造商:HRS 制造商全称:HRS 功能描述:STRAIGHT/METAL PCB D-SUB |
发布紧急采购，3分钟左右您将得到回复。