参数资料
| 型号： | DS3105LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 100/124页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，LVDS，LVPECL，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 5:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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DS3105
77
Register Name:
IER1
Register Description:
Interrupt Enable Register 1
Register Address:
43h
Bit #
7
6
5
4
3
2
1
0
Name
—
IC6
IC5
IC4
IC3
—
Default
0
Bits 5 to 2: Interrupt Enable for Input Clock Status Change (IC[6:3]). Each of these bits is an interrupt enable
control for the corresponding bit in the MSR1 register.
0 = Mask the interrupt
1 = Enable the interrupt
Register Name:
IER2
Register Description:
Interrupt Enable Register 2
Register Address:
44h
Bit #
7
6
5
4
3
2
1
0
Name
STATE
SRFAIL
—
IC9
Default
0
Bit 7: Interrupt Enable for T0 DPLL State Change (STATE). This bit is an interrupt enable for the STATE bit in
the MSR2 register.
0 = Mask the interrupt
1 = Enable the interrupt
Bit 6: Interrupt Enable for Selected Reference Failed (SRFAIL). This bit is an interrupt enable for the SRFAIL bit
in the MSR2 register.
0 = Mask the interrupt
1 = Enable the interrupt
Bit 0: Interrupt Enable for Input Clock Status Change (IC9). This bit is an interrupt enable control for the IC9 bit
in the MSR2 register.
0 = Mask the interrupt
1 = Enable the interrupt
Register Name:
IER3
Register Description:
Interrupt Enable Register 3
Register Address:
45h
Bit #
7
6
5
4
3
2
1
0
Name
FSMON
T4LOCK
—
Default
0
Bit 7: Interrupt Enable for Frame-Sync Input Monitor Alarm (FSMON). This bit is an interrupt enable for the
FSMON bit in the MSR3 register.
0 = Mask the interrupt
1 = Enable the interrupt
Bit 6: Interrupt Enable for the T4 DPLL Lock Status Change (T4LOCK). This bit is an interrupt enable for the
T4LOCK bit in the MSR3 register.
0 = Mask the interrupt
1 = Enable the interrupt
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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