参数资料
| 型号： | DS3105LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 103/124页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，LVDS，LVPECL，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 5:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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DS3105
8
3.
Block Diagram
Figure 3-1. Block Diagram
T0 DPLL
(Filtering, Holdover,
Hitless Switching,
Frequency Conversion)
Master Clock
Generator
OC6 POS/NEG
FSYNC
MFSYNC
IC3
IC4
IC5 POS/NEG
IC6 POS/NEG
IC9
Microprocessor Port
(SPI Serial)
and HW Control and Status Pins
Local
Oscillator
RS
T*
CS
CP
HA
SC
L
K
SD
I
SD
O
IN
T
R
E
Q
/
S
R
F
A
IL
T4 DPLL
(phase/freq.
measurement)
S
ON
S
D
H
/
GP
IO4
SR
C
SW
REFCLK
JTAG
Input
Clock
Selector,
Divider
and
Monitor
Output
Clock
Synthesizer
and
Selector
(Muxes,
7 DFS Blocks,
3 APLLs,
Output Dividers)
SYNC1
T
EST
O3
F
[1
]/
S
R
F
A
IL
O3
F
[2
]/
L
OC
K
SYNC3/ O3F0
SYNC2
OC3
JTRST*
JTMS
JTCLK
JTDI
JTDO
O6
F
[2
:0
]/
GP
IO[3
:1
]
PLL Bypass
See Figure 7-1 for a detailed view of the T0 and T4 DPLLs and the Output Clock Synthesizer and Selector block.
DS3105
相关PDF资料 |
PDF描述 |
|---|---|
| DS3106LN+ | IC TIMING LINE CARD 64-LQFP |
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| DS3232MZ+ | IC RTC W/SRAM I2C 8SOIC |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| DS3105LN+ | 功能描述:计时器和支持产品 Line Card Timing IC RoHS:否 制造商:Micrel 类型:Standard 封装 / 箱体:SOT-23 内部定时器数量:1 电源电压-最大:18 V 电源电压-最小:2.7 V 最大功率耗散: 最大工作温度:+ 85 C 最小工作温度:- 40 C 封装:Reel |
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| DS3106A14S2S | 制造商:Amphenol Corporation 功能描述: |
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