参数资料
| 型号： | DS3105LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 4/124页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，LVDS，LVPECL，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 5:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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DS3105
101
Register Name:
FSCR2
Register Description:
Frame-Sync Configuration Register 2
Register Address:
7Bh
Bit #
7
6
5
4
3
2
1
0
Name
INDEP
OCN
PHASE3[1:0]
PHASE2[1:0]
PHASE1[1:0]
Default
0
Bit 7: Independent Frame Sync and Multiframe Sync (INDEP). When this bit is set to 0, the 8kHz frame sync on
FSYNC and the 2kHz multiframe sync on MFSYNC are aligned with the other output clocks when synchronized
with the SYNCn input. When this bit is 1, the frame sync and multiframe sync are independent of the other output
clocks, and their edge position may change without disturbing the other output clocks. See Section 7.9.5.
0 = FSYNC and MFSYNC are aligned with other output clocks; all are synchronized by the SYNCn input.
1 = FSYNC and MFSYNC are independent of the other clock outputs; only FSYNC and MFSYNC are
synchronized by the SYNCn input.
Bit 6: Sync OC-N Rates (OCN). See Section 7.9.3.
0 = SYNCn is sampled with a 6.48MHz resolution; the selected reference must be 6.48MHz.
1 = If the selected reference is 19.44MHz, SYNCn is sampled at 19.44MHz. If the selected reference is
38.88MHz, SYNCn is sampled at 38.88MHz. The selected reference must be either 19.44MHz or
38.88MHz.
Bits 5 and 4: External Sync-Sampling Phase 3 (PHASE3[1:0]). This field adjusts the sampling of the SYNC3
input pin. Normally the falling edge of SYNC3 is aligned with the falling edge of the selected reference. All UI
numbers listed below are UI of the sampling clock. See Section 7.9.2.
00 = Coincident
01 = 0.5UI early
10 = 1UI late
11 = 0.5UI late
Bits 3 and 2: External Sync-Sampling Phase 2 (PHASE2[1:0]). This field adjusts the sampling of the SYNC2
input pin. Normally the falling edge of SYNC2 is aligned with the falling edge of the selected reference. All UI
numbers listed below are UI of the sampling clock. See Section 7.9.2.
00 = Coincident
01 = 0.5UI early
10 = 1UI late
11 = 0.5UI late
Bits 1 and 0: External Sync-Sampling Phase 1 (PHASE1[1:0]). This field adjusts the sampling of the SYNC1
input pin. Normally the falling edge of SYNC1 is aligned with the falling edge of the selected reference. All UI
numbers listed below are UI of the sampling clock. See Section 7.9.2.
00 = Coincident
01 = 0.5UI early
10 = 1UI late
11 = 0.5UI late
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PDF描述 |
|---|---|
| DS3106LN+ | IC TIMING LINE CARD 64-LQFP |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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