参数资料
| 型号： | DS3105LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 110/124页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，LVDS，LVPECL，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 5:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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DS3105
86
Register Name:
T4CR1
Register Description:
T4 DPLL Configuration Register 1
Register Address:
64h
Bit #
7
6
5
4
3
2
1
0
Name
—
T4FREQ[3:0]
Default
0
see below
Bits 3 to 0: T4 APLL Frequency (T4FREQ[3:0]). When T0CR1:T4APT0 = 0, the T4 APLL DFS is connected to
the T4 DPLL, and this field configures the T4 APLL DFS frequency. The T4 APLL DFS frequency affects the
frequency of the T4 APLL which in turn affects the available output frequencies on the output clock pins (see the
OCR registers). See Section 7.8.2. The default value of this field is controlled by the O6F[2:0] and O3F[2:0] pins as
described in Table 7-16.
T4FREQ[3:0]
T4 APLL DFS FREQUENCY
T4 APLL FREQUENCY (4 x T4 APLL DFS)
0000
APLL output disabled
Disabled, output is low
0001
77.76MHz
311.04MHz (4 x 77.76MHz)
0010
24.576MHz (12 x E1)
98.304MHz (48 x E1)
0011
32.768MHz (16 x E1)
131.072MHz (64 x E1)
0100
37.056MHz (24 x DS1)
148.224MHz (96 x DS1)
0101
24.704MHz (16 x DS1)
98.816MHz (64 x DS1)
0110
68.736MHz (2 x E3)
274.944MHz (8 x E3)
0111
44.736MHz (DS3)
178.944MHz (4 x DS3)
1000
25.248MHz (4 x 6312kHz)
100.992MHz (16 x 6312kHz)
1001
62.500MHz (GbE
÷ 16)
250.000MHz (GbE
÷ 4)
1010
30.720MHz (3 x 10.24)
122.880MHz (12 x 10.24)
1011
40.000MHz (4 x 10MHz)
160.000MHz (16 x 10MHz)
1100
26.000MHz (2 x 13MHz)
104.000MHz (8 x 13MHz)
1101–1111
{unused values}
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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