参数资料
| 型号： | DS3105LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 104/124页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，LVDS，LVPECL，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 5:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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DS3105
80
Register Name:
DLIMIT3
Register Description:
DPLL Frequency Limit Register 3
Register Address:
4Dh
Bit #
7
6
5
4
3
2
1
0
Name
FLLOL
SOFTLIM[6:0]
Default
1
0
1
0
Bit 7: Frequency Limit Loss-of-Lock (FLLOL). When this bit is set to 1, the T0 DPLL and the T4 DPLL internally
declare loss-of-lock when their hard limits are reached. The T0 DPLL hard frequency limit is set in the
HARDLIM[9:0] field in the DLIMIT1 and DLIMIT2 registers. The T4 DPLL hard frequency limit is fixed at
±80ppm.
See Section 7.7.6.
0 = DPLL declares loss-of-lock normally.
1 = DPLL also declares loss-of-lock when the hard frequency limit is reached.
Bits 6 to 0: DPLL Soft Frequency Limit (SOFTLIM[6:0]). This field is an unsigned integer that specifies the soft
frequency limit for the T0 DPLL and the T4 DPLL. The soft limit is only used for monitoring; exceeding this limit
does not cause loss-of-lock. The limit in ppm is
±SOFTLIM[6:0] × 0.628. The default value is ±8.79ppm. When the
T0 DPLL frequency reaches the soft limit the T0SOFT status bit is set in the OPSTATE register. When the T4
Register Name:
IER4
Register Description:
Interrupt Enable Register 4
Register Address:
4Eh
Bit #
7
6
5
4
3
2
1
0
Name
—
HORDY
—
Default
0
Bit 6: Interrupt Enable for Holdover Frequency Ready (HORDY). This bit is an interrupt enable for the HORDY
bit in the MSR4 register.
0 = Mask the interrupt
1 = Enable the interrupt
Register Name:
OCR5
Register Description:
Output Configuration Register 1
Register Address:
4Fh
Bit #
7
6
5
4
3
2
1
0
Name
—
AOF6
—
AOF3
—
Default
0
Bit 5: Alternate Output Frequency Mode Select 6 (AOF6). This bit controls the decoding of the OCR3.OFREQ6
field for the OC6 pin.
0 = Standard decodes
1 = Alternate decodes
Bit 2: Alternate Output Frequency Mode Select 3 (AOF3). This bit controls the decoding of the OCR2.OFREQ3
field for the OC3 pin.
0 = Standard decodes
1 = Alternate decodes
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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