参数资料
| 型号： | DS3105LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 45/124页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，LVDS，LVPECL，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 5:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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DS3105
27
Figure 7-2. T0 DPLL State Transition Diagram
Free-Run
select ref
(001)
Prelocked
wait for ≤ 100s
(110)
Reset
all input clocks evaluated
at least one input valid
(selected reference invalid > 2s
OR out of lock >100s)
AND no valid input clock
Locked
(100)
phase-locked to
selected reference > 2s
Loss-of-Lock
wait for ≤ 100s
(111)
Holdover
select ref
(010)
loss-of-lock on
selected reference
phase-lock regained
on selected reference
within 100s
Prelocked 2
wait for ≤ 100s
(101)
(selected reference invalid > 2s
OR out of lock > 100s) AND
no valid input clock available
[selected reference invalid OR
(revertive mode AND valid higher priority input)
OR out of lock > 100s] AND
valid input clock available
[selected reference invalid OR
out of lock > 100s OR
(revertive mode AND valid higher priority input)]
AND valid input clock available
[selected reference invalid OR
out of lock >100s OR
(revertive mode AND valid higher priority input)]
AND valid input clock available
(selected reference invalid > 2s
OR out of lock >100s) AND
no valid input clock available
all input clocks evaluated
at least one input valid
selected reference invalid > 2s
AND
no valid input clock available
[selected reference invalid OR
(revertive mode AND valid higher priority input)]
AND valid input clock available
phase-locked
to selected
reference > 2s
Note 1:
An input clock is valid when it has no activity alarm and no phase-lock alarm (see the VALSR registers and the ISR registers).
Note 2:
All input clocks are continuously monitored for activity.
Note 3:
Only the selected reference is monitored for loss-of-lock.
Note 4:
Phase lock is declared internally when the DPLL has maintained phase lock continuously for approximately 1 to 2 seconds.
Note 5:
To simply the diagram, the phase-lock timeout period is always shown as 100s, which is the default value of the PHLKTO
register. Longer or shorter timeout periods can be specified as needed by writing the appropriate value to the PHLKTO register.
Note 6:
When selected reference is invalid and the DPLL is not in free-run or holdover, the DPLL is in a temporary holdover state.
相关PDF资料 |
PDF描述 |
|---|---|
| DS3106LN+ | IC TIMING LINE CARD 64-LQFP |
| DS3231MZ+ | IC RTC I2C 8SOIC |
| DS3231SN#T&R | IC RTC W/TCXO 16-SOIC |
| DS3232MZ+ | IC RTC W/SRAM I2C 8SOIC |
| DS3232SN#T&R | IC RTC W/TCXO 20-SOIC |
相关代理商/技术参数 |
参数描述 |
|---|---|
| DS3105LN+ | 功能描述:计时器和支持产品 Line Card Timing IC RoHS:否 制造商:Micrel 类型:Standard 封装 / 箱体:SOT-23 内部定时器数量:1 电源电压-最大:18 V 电源电压-最小:2.7 V 最大功率耗散: 最大工作温度:+ 85 C 最小工作温度:- 40 C 封装:Reel |
| DS3106 | 制造商:MAXIM 制造商全称:Maxim Integrated Products 功能描述:Line Card Timing IC |
| DS3106A10SL3S(621) | 制造商:Amphenol Corporation 功能描述: |
| DS3106A14S2S | 制造商:Amphenol Corporation 功能描述: |
| DS3106A14S2S(621) | 制造商:Amphenol Corporation 功能描述: |
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