参数资料
| 型号： | DS3105LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 53/124页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，LVDS，LVPECL，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 5:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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DS3105
34
Table 7-5. T0 DPLL Adaptation for the T4 DPLL Phase Measurement Mode
LOCKING MODE
FOR T4
FORCED
REFERENCE
LOCKING
MODE FOR T0
SELECTED
REFERENCE
LOCKING
MODE FOR
COPY OF T0
SELECTED
REFERENCE
FREQUENCY OF THE
T4 FORCED
REFERENCE FOR
T4MT0 PHASE
MEASUREMENT
FREQUENCY OF THE
T0 SELECTED
REFERENCE FOR
T4MT0 PHASE
MEASUREMENT
LOCK8K or
DIVN(8K)
DIRECT
LOCK8K
8kHz
LOCK8K or
DIVN(8K)
LOCK8K
8kHz
LOCK8K or
DIVN(8K)
DIVN (8K)
DIVN
8kHz
LOCK8K or
DIVN(8K)
DIVN (not 8K)
DIRECT
8kHz
DIVN (not 8K)
Any
DIRECT
Same as the T4 forced
reference input
frequency
Same as the T0 selected
reference input
frequency
(1)
DIRECT
Any
DIRECT
Same as the T4 forced
reference input
frequency
Same as the T0 selected
reference input
frequency
(1)
Note 1: In this case, the T0 select reference must be the same frequency as the T4 selected reference.
Note 2: If the T4 selected reference frequency is 8kHz and the T0 selected reference is a different frequency, the two references can be
compared by configuring the T4 forced reference for 8kHz and LOCK8K mode. This forces the copy of the T0 selected reference to be divided
down to 8kHz using either LOCK8K or DIVN mode.
Note 3: DIVN(8K) means that the FREQ field is set to 8kHz, DIVN(not 8K) means the FREQ field is not set to 8kHz.
7.7.11 Input Jitter Tolerance
The device is compliant with the jitter tolerance requirements of the standards listed in Table 1-1. When using the
±360°/±180° PFD, jitter can be tolerated up to the point of eye closure. Either LOCK8K mode (see Section 7.4.2.2)
or the multicycle phase detector (see Section 7.7.5) should be used for high jitter tolerance.
7.7.12 Jitter Transfer
The transfer of jitter from the selected reference to the output clocks has a programmable transfer function that is
determined by the DPLL bandwidth. (See Section 7.7.3.) In the T0 DPLL, the 3dB corner frequency of the jitter
transfer function can be set to any of 7 positions from 18Hz to 400Hz. In the T4 DPLL the 3dB corner frequency of
the jitter transfer function can be set to various values from 18Hz to 70Hz.
7.7.13 Output Jitter and Wander
Several factors contribute to jitter and wander on the output clocks, including:
Jitter and wander amplitude on the selected reference (while in the locked state)
The jitter transfer characteristic of the device (while in the locked state)
The jitter and wander on the local oscillator clock signal (especially wander while in the holdover
state)
The DPLL in the device has programmable bandwidth (see Section 7.7.3). With respect to jitter, the DPLL behaves
as a lowpass filter with a programmable pole. The bandwidth of the DPLL is normally set low enough to strongly
attenuate jitter.
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PDF描述 |
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参数描述 |
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