参数资料
| 型号： | DS3105LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 76/124页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，LVDS，LVPECL，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 5:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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DS3105
55
Register Name:
TEST1
Register Description:
Test Register 1 (Not Normally Used)
Register Address:
03h
Bit #
7
6
5
4
3
2
1
0
Name
PALARM
D180
—
RA
0
8KPOL
0
Default
0
1
0
1
0
Bit 7: Phase Alarm (PALARM). This real-time status bit indicates the state of the T0 DPLL phase-lock detector.
See Section 7.7.6. (Note: This is not the same as T0STATE = locked.)
0 = T0 DPLL phase-lock parameters are met (FLEN, CLEN, NALOL, FLLOL)
1 = T0 DPLL loss-of-phase lock
Bit 6: Disable 180 (D180). When locking to a new reference, the T0 DPLL first tries nearest edge locking (
±180°)
for the first two seconds. If unsuccessful, it tries full phase/frequency locking (
±360°). Disabling the nearest edge
locking can reduce lock time by up to two seconds but may cause an unnecessary phase shift (up to 360
°) when
the new reference is close in frequency/phase to the old reference. See Section 7.7.5.
0 = Normal operation: try nearest edge locking then phase/frequency locking
1 = Phase/frequency locking only
Bit 4: Resync Analog Dividers (RA). When this bit is set the analog output dividers are always synchronized to
ensure that low-frequency outputs are in sync with the higher frequency clock from the DPLL.
0 = Synchronized for the first two seconds after power-up
1 = Always synchronized
Bits 3, 1, and 0: Leave set to zero (test control).
Bit 2: 8kHz Edge Polarity (8KPOL). Specifies the input clock edge to lock to on the selected reference when it is
configured for LOCK8K mode. See Section 7.4.2.
0 = Falling edge
1 = Rising edge
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PDF描述 |
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| DS3106LN+ | IC TIMING LINE CARD 64-LQFP |
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相关代理商/技术参数 |
参数描述 |
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