参数资料
| 型号： | DS3105LN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 85/124页 |
| 文件大小： | 0K |
| 描述： | IC TIMING LINE CARD 64-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 定时卡 IC，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum，电信 |
| 输入： | CMOS，LVDS，LVPECL，TTL |
| 输出： | CMOS，LVDS，LVPECL，TTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 5:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 312.5MHz |
| 电源电压： | 1.62 V ~ 1.98 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-LQFP |
| 供应商设备封装： | 64-LQFP（10x10） |
| 包装： | 托盘 |
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DS3105
63
Register Name:
ISR2
Register Description:
Input Status Register 2
Register Address:
11h
Bit #
7
6
5
4
3
2
1
0
Name
—
ACT4
LOCK4
—
ACT3
LOCK3
Default
0
1
0
1
0
Bit 5: Activity Alarm for Input Clock 4 (ACT4). This real-time status bit is set to 1 when the leaky bucket
accumulator for IC4 reaches the alarm threshold specified in the LBxU register (where x in LBxU is specified in the
BUCKET field of ICR4). An activity alarm clears the IC4 status bit in the VALSR1 register, invalidating the IC4
clock. See Section 7.5.2.
Bit 4: Phase-Lock Alarm for Input Clock 4 (LOCK4). This status bit is set to 1 if IC4 is the selected reference
and the T0 DPLL cannot phase lock to IC4 within the duration specified in the PHLKTO register (default = 100
seconds). A phase-lock alarm clears the IC4 status bit in VALSR1, invalidating the IC4 clock. If LKATO = 1 in
MCR3, LOCK4 is automatically cleared after a timeout period of 128 seconds. LOCK4 is a read/write bit. System
software can clear LOCK4 by writing 0 to it, but writing 1 is ignored. See Section 7.7.1.
Bit 1: Activity Alarm for Input Clock 3 (ACT3). This bit has the same behavior as the ACT4 bit but for the IC3
input clock.
Bit 0: Phase-Lock Alarm for Input Clock 3 (LOCK3). This bit has the same behavior as the LOCK4 bit but for the
IC3 input clock.
Register Name:
ISR3
Register Description:
Input Status Register 3
Register Address:
12h
Bit #
7
6
5
4
3
2
1
0
Name
—
ACT6
LOCK6
—
ACT5
LOCK5
Default
0
1
0
1
0
This register has the same behavior as the ISR2 register but for input clocks IC5 and IC6.
Register Name:
ISR5
Register Description:
Input Status Register 5
Register Address:
14h
Bit #
7
6
5
4
3
2
1
0
Name
—
ACT9
LOCK9
Default
0
1
0
This register has the same behavior as the ISR2 register but for input clock IC9.
相关PDF资料 |
PDF描述 |
|---|---|
| DS3106LN+ | IC TIMING LINE CARD 64-LQFP |
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| DS3232MZ+ | IC RTC W/SRAM I2C 8SOIC |
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相关代理商/技术参数 |
参数描述 |
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