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参数资料
| 型号： | EWIXP455ABT |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封装： | LEAD FREE, PLASTIC, BGA-544 |
| 文件页数： | 123/163页 |
| 文件大小： | 1123K |
| 代理商： | EWIXP455ABT |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页当前第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
Package Information
May 2005
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
62
Document Number: 306261-002
UTP_IP_CLK /
ETHA_RXCLK
ZVI
VI
I
UTOPIA Mode of Operation:
UTOPIA Receive clock input. Also known as UTP_RX_CLK.
This signal is used to synchronize all UTOPIA-received inputs to the rising edge of the
UTP_IP_CLK.
MII Mode of Operation:
Externally supplied receive clock.
25 MHz for 100 Mbps operation
2.5 MHz for 10 Mbps
This MAC interface does not contain hardware hashing capabilities local to the interface.
SMII Mode of Operation:
Not used.
When this interface/signal is enabled and is not being used in a system design, the interface/
signal should be pulled high with a 10-K
resistor.
UTP_IP_FCI
Z
VI
I
UTOPIA Input Data flow control input signal. Also known as RXEMPTY/CLAV.
Used to inform the processor of the ability of each polled PHY to send a complete cell. For cell-
level flow control in an MPHY environment, RxClav is an active high tri-stateable signal from the
MPHY to ATM layer. The UTP_IP_FCI, which is connected to multiple MPHY devices, will see
logic high generated by the PHY, one clock after the given PHY address is asserted, when a full
cell can be received by the PHY. The UTP_IP_FCI will see a logic low generated by the PHY, one
clock cycle after the PHY address is asserted if a full cell cannot be received by the PHY.
In SPHY mode, this signal is used to indicate to the processor that the PHY has an octet or cell
available to be transferred to the processor.
When this interface/signal is enabled and is not being used in a system design, the interface/
signal should be pulled high with a 10-K
resistor. When this interface is disabled via the UTOPIA
and/or the NPE-A Ethernet soft fuse (refer to Expansion Bus Controller chapter of the Intel
IXP45X and Intel IXP46X Product Line of Network Processors Developer’s Manual)
and is not
being used in a system design, this interface/signal is not required for any connection.
Table 15.
UTOPIA Level 2/MII_A/ SMII[4] Interface (Sheet 4 of 9)
Name
Power
on
Reset
Normal
After
Reset
Until
Software
Enables
Normal
After
Software
Enables
Type
Description
NOTE:
This table discusses all features supported on the Intel IXP45X and Intel IXP46X Product Line of Network Processors. For details on feature support listed by processor,
see Table 1 on page 14.
For a legend of the Type codes, see Table 10 on page 46.
For information on selecting the desired interface, see the Intel
IXP45X and Intel IXP46X Product Line of Network Processors Developer’s Manual.
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