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参数资料
| 型号： | EWIXP455ABT |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封装： | LEAD FREE, PLASTIC, BGA-544 |
| 文件页数： | 64/163页 |
| 文件大小： | 1123K |
| 代理商： | EWIXP455ABT |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页当前第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
Electrical Specifications
May 2005
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
156
Document Number: 306261-002
5.6.2.8
Serial Peripheral Port Interface Timing
Figure 43.
Serial Peripheral Interface Timing
Table 77.
Serial Peripheral Port Interface Timing Values
Symbol
Parameter
Min.
Max.
Units
Notes
TPER_INTCLK
Minimum and maximum clock periods which can
be produced by the SSP_SCLK when the clock is
being generated from the internal 3.7033MHz
clock.
.0072
1.8432
MHz
TPER_EXTCLK
Minimum and maximum clock period which can be
produced by the SSP_SCLK when the clock is
being generated from the externally supplied
maximum clock rate of 33 MHz clock
(SSP_EXTCLK).
.06445
16.5
MHz
TIS
Input Setup time for data prior to the valid edge of
SSP_SCLK. These signals include SSP_SRXD.
15
ns
TIH
Input hold time for data after the to the valid edge
of SSP_SCLK. These signals include SSP_SRXD.
0ns
TDOV
SSP_SCLK clock to output valid delay from output
signals. These signals include SSP_STXD and
SSP_SFRM.
16
ns
TDOH
Output data hold valid from valid edge of
SSP_SCLK. These signals include SSP_STXD
and SSP_SFRM.
1ns
TOV
Output Valid Delay from SSP_EXTCLK to
SSP_SCLK in external clock mode
215
ns
1. Timing was designed for a system load between 5pF and 40pF
2. Clock jitter on the SSPSCLK is designed to be an average of the specified clock frequency. The SSPSCLK
jitter specification is unspecified.
SSPEXT CLK
SSPSCLK
SSPINPUT S
SSPOUT PUT S
T
OV
T
IS
T
IH
T
DOV
T
DOH
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