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参数资料
| 型号： | EWIXP455ABT |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封装： | LEAD FREE, PLASTIC, BGA-544 |
| 文件页数： | 47/163页 |
| 文件大小： | 1123K |
| 代理商： | EWIXP455ABT |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页当前第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
Electrical Specifications
May 2005
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
140
Document Number: 306261-002
5.6.2.7
Expansion Bus
5.6.2.7.1
Expansion Bus Synchronous Operation
Figure 32.
Expansion Bus Synchronous Timing
Table 65.
Expansion Bus Synchronous Operation Timing Values
Symbol
Parameter
Low Drive
Med Drive
Hi Drive
Units
Notes
Min.
Max.
Min.
Max.
Min.
Max.
T1
Valid rising edge of EX_CLK to valid signal on the
output.
10
8.5
6.5
ns
T2
Valid signal hold time after the rising edge of EX_CLK
1
ns
T3
Valid data signal on an input prior to the rising edge of
EX_CLK
222
ns
T4
Required hold time of a data input after the rising edge
of EX_CLK
0.5
ns
T5
Valid control/arbiter signal on an input prior to the
rising edge of EX_CLK
3.5
ns
T6
Required hold time of a control/arbiter input after the
rising edge of EX_CLK
0.5
ns
NOTES:
1. Timing was designed for a system load between 5pF and 60pF for low drive setting at typically no more than a 33MHz clock
2. Timing was designed for a system load between 5pF and 50pF for medium drive setting at typically no more than a 66MHz
clock
3. Timing was designed for a system load between 5pF and 40pF for high drive setting at typically no more than a 80MHz clock
4. Drive settings do not apply to EX_CS_N signals and are expected to be point to point. The timing on this signal was designed
for a system load between 5pF and 10pF
5. EX_control_signals output signals consist of EX_ALE, EX_ADDR, EX_CS_N, EX_GNT_REQ_N, EX_GNT_N, EX_RD_N,
EX_WR_N, EX_WAIT_N
6. EX_control_signals input signals consist of EX_ADDR, EX_CS_N, EX_SLAVE_CS_N, EX_REQ_GNT_N, EX_REQ_N,
EX_BURST, EX_RD_N, EX_WR_N
EX_CLK
T
4
T
3
T
2
T
1
EX_DATA, _BE_N, PARITY -
output_signals
EX_ control signals -
output_signals
T
6
T
5
EX_DATA, _BE_N, PARITY -
input_signals
EX_ control signals -
input_signals
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