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参数资料
| 型号： | EWIXP455ABT |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封装： | LEAD FREE, PLASTIC, BGA-544 |
| 文件页数： | 70/163页 |
| 文件大小： | 1123K |
| 代理商： | EWIXP455ABT |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页当前第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
Electrical Specifications
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
May 2005
Document Number: 306261-002
161
5.6.3
Reset Timings
Figure 48.
Reset Timings
Table 81.
Reset Timings Table Parameters
Symbol
Parameter
Min.
Typ.
Max.
Units
Note
TRELEASE_PWON_RST_N
Minimum time required to hold the PWON_RST_N at logic
0 state after stable power has been applied to the IXP45X/
IXP46X network processors.
500
ms
TRELEASE_RESET_IN_N
Minimum time required to hold the RESET_IN_N at logic 0
state after PWON_RST_N has been released to a logic 1
state. The RESET_IN_N signal must be held low when the
PWON_RST_N signal is held low.
10
ns
TPLL_LOCK
Maximum time for PLL_LOCK signal to drive to logic 1 after
RESET_IN_N is driven to logic 1 state. The boot sequence
does not occur until this period is complete.
10
s
TEX_ADDR_SETUP
Minimum time for the EX_ADDR signals to drive the inputs
prior to RESET_IN_N being driven to logic 1 state. This is
used for sampling configuration information.
50
ns
TEX_ADDR_HOLD
Minimum/maximum time for the EX_ADDR signals to drive
the inputs prior to PLL_LOCK being driven to logic 1 state.
This is used for sampling configuration information.
020
ns
TWARM_RESET
Minimum time required to drive RESET_IN_N signal to
logic 0 in order to cause a reset after the IXP45X/IXP46X
network processors have been in normal operation. The
power must remain stable and the PWON_RST_N signal
must remain stable.
500
ns
NOTES:
1. TRELEASE_PWRON_RST_N is the time required for the internal oscillator to reach stability. When an external oscillator is being
used the 500-ms delay is not required.
2. The expansion bus address is captured as a derivative of the RESET_IN_N signal going high. When a programmable-logic
device is used to drive the EX_ADDR signals instead of pull-downs, the signals must be active until PLL_LOCK is active.
VCCP
VCCM
VCC
PLL_LOCK
PWRON_RESET_N
RESET_IN_N
EX_ADDR[24:0]
EX_ADDR[24:0]-Pull Up/Down
CFG Settings To Be Captured
IXP46X Drives Outputs
TRELEASE_PWRON_RST_N
TEX_ADDR_SETUP
TRELEASE_RST_N
TPLL_LOCK
TEX_ADDR_HOLD
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