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参数资料
| 型号： | EWIXP455ABT |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封装： | LEAD FREE, PLASTIC, BGA-544 |
| 文件页数： | 83/163页 |
| 文件大小： | 1123K |
| 代理商： | EWIXP455ABT |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页当前第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
Functional Overview
May 2005
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
26
Document Number: 306261-002
The memory controller is a 32-bit only interface. If a x16 memory chip is used, a minimum of two
memory chips would be required to facilitate the 32-bit interface required by the IXP45X/IXP46X
network processors. If ECC is required, additional memories would need to be added. For more
information on DDRI SDRAM support and configuration see the Intel
IXP45X and Intel
IXP46X Product Line of Network Processors Developer’s Manual.
The memory controller internally interfaces to the North AHB, South AHB, and Memory Port
Interface with independent interfaces. This architecture allows DDRI SDRAM transfers to be
interleaved and pipelined to achieve maximum possible efficiency.
The maximum burst size supported to the DDRI SDRAM interface is eight 32-bit words. This burst
size allows the best efficiency/fairness performance between peripheral accesses from the North
AHB, the South AHB, and the MPI.
The programming priority of the MCU is for the Memory Port Interface to have the highest priority
and two AHB ports will have the next highest priority. For more information on MCU arbitration
support and configuration see the Intel
IXP45X and Intel IXP46X Product Line of Network
Processors Developer’s Manual.
One item to be aware of is that when ECC is being used, the memory chip chosen to support the
ECC must match that of the technology chosen on the interface. Therefore, if x8 in a given
configuration technology is chosen then the ECC memory chip must be the same. If a x16
configuration is chosen then a x16 chip must be used for the ECC chip.
3.1.9
Expansion Interface
The expansion interface allows easy and — in most cases — glue-less connection to peripheral
devices. It also provides input information for device configuration after reset.
Some of the peripheral device types are SRAM, flash, ATM control interfaces, and DSPs used for
voice applications. (Some voice configurations can be supported by the HSS interfaces and the
Intel XScale core, implementing voice-compression algorithms.)
The expansion interface functions in two modes of operation:
512 Mbit
64M x 8
1
13
11
I_AD[28]
I_AD[27]
256 Mbyte
8K
2
512 Mbyte
8K
32M x 16
1
13
10
I_AD[27]
I_AD[26]
128 Mbyte
4K
2
256 Mbyte
4K
1 Gbit
128M x 8
1
14
11
I_AD[29]
I_AD[28]
512 Mbyte
8K
21 Gbyte
8K
64M x 16
1
14
10
I_AD[28]
I_AD[27]
256 Mbyte
4K
2
512 Mbyte
4K
Table 4.
Supported DDRI Memory Configurations (Sheet 2 of 2)
DDRI SDRAM
Technology
DDRI SDRAM
Arrangement
# Banks
Address Size
Leaf Select
Total
Memory
Size1
Page
Size2
Row
Col
DDRI_BA[1]
DDRI_BA[0]
NOTES:
1. Table indicates 32-bit-wide memory subsystem sizes
2. Table indicates 32-bit-wide memory page sizes
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