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参数资料
| 型号： | EWIXP455ABT |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封装： | LEAD FREE, PLASTIC, BGA-544 |
| 文件页数： | 79/163页 |
| 文件大小： | 1123K |
| 代理商： | EWIXP455ABT |
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Functional Overview
May 2005
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
22
Document Number: 306261-002
Accesses across the APB/AHB bridge allows interfacing to peripherals attached to the APB. The
Expansion bus and PCI controller can be configured to support split transfers.
Arbitration on the South AHB are round-robin. Each transaction can be no longer than an eight-
word burst. This implementation promotes fairness within the system.
3.1.2.3
Memory Port Interface
The Memory Port Interface (MPI) is a 128-bit bus that provides the Intel XScale core a dedicated
interface to the DDRI SDRAM. The Memory Port Interface operates at 133.32 MHz (which is 4 *
OSC_IN input pin).
The Memory Port Interface stores memory transactions from the Intel XScale core which have not
been processed by the Memory Controller. The Memory Port Interface supports eight core
processor read transactions up to 32 bytes each. That total equals the maximum number of
outstanding transaction the Core Processor Bus Controller can support. (That includes core DCU
[4 - load requests to unique cache lines], IFU [2 - prefetch], IMM [1 - tablewalk], DMM [1 -
tablewalk].)
The Memory Port Interface also supports eight core-processor-posted write transactions up to
16 bytes each.
Arbitration on the Memory Port Interface is not required due to no contention with other masters.
Arbitration will exist in the DDRI memory controller between all of the main internal busses.
3.1.2.4
APB Bus
The APB Bus is a 66.66-MHz (which is 2* OSC_IN input pin), 32-bit bus that can be mastered by
the AHB/APB bridge only. The targets of the APB bus can be:
The APB interface is also used as an alternate-path interface to the NPEs and is used for NPE code
download and configuration.
No arbitration is required due to a single master implementation.
3.1.3
MII/SMII Interfaces
The IXP45X/IXP46X network processors can be configured to support up to three MII, up to six
SMII/SS-SMII industry-standard, or some combination thereof, media-independent interface (MII)
interfaces. These interfaces are integrated into the IXP45X/IXP46X network processors with
separate media-access controllers and in many cases independent network processing engines. (See
Table 3 for allowable combinations.)
USB 1.1 device controller
UARTs
The internal bus performance monitoring unit (IBPMU)
All NPEs
GPIO
Interrupt controller
IEEE 1588 Hardware Assist
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I2C
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