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参数资料
| 型号： | EWIXP455ABT |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 266 MHz, RISC PROCESSOR, PBGA544 |
| 封装： | LEAD FREE, PLASTIC, BGA-544 |
| 文件页数： | 81/163页 |
| 文件大小： | 1123K |
| 代理商： | EWIXP455ABT |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页当前第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
Functional Overview
May 2005
Intel IXP45X and Intel IXP46X Product Line of Network Processors Datasheet
24
Document Number: 306261-002
The following is a partial list of features not supported:
Device function
OTG function
High-speed interface
3.1.7
PCI Controller
The IXP45X/IXP46X network processors’ PCI controller is compatible with the PCI Local Bus
Specification, Rev. 2.2. The PCI interface is 32-bit compatible bus and capable of operating as
either a host or an option (i.e. not the Host). This PCI implementation supports 3.3 V I/O only.
3.1.8
DDRI SDRAM Controller
The IXP45X/IXP46X network processors integrate a high-performance, multi-ported Memory
Controller Unit (MCU) to provide a direct interface between the IXP45X/IXP46X network
processors and their local memory subsystem. The MCU supports:
DDRI 266 SDRAM
128/256/512-Mbit, 1-Gbit DDRI SDRAM technology support
Only unbuffered DRAM support (No registered DRAM support)
Dedicated port for Intel XScale core to DDR SDRAM
Between 32 Mbyte and 1 Gbyte of 32-bit DDR SDRAM for low-cost solutions
Single-bit error correction, multi-bit detection support (ECC)
32-, 40-bit wide Memory Interfaces (non-ECC and ECC support)
The DDRI SDRAM interface provides a direct connection to a high-bandwidth and reliable
memory subsystem. The DDRI SDRAM interface is a 32-bit-wide data path.
An 8-bit Error Correction Code (ECC) across each 32-bit word improves system reliability. It is
important to note that ECC is also referred to as CB in many DIMM specifications. The pins on
IXP45X/IXP46X network processors are called DDRI_CB[7:0]. The controller supports the 8 bits
due to the fact that internally it is a 32- or 64-bit controller. However, this implementation of the
controller only supports 32 bits.
Note:
The IXP455 network processor does not support ECC functionality.
The ECC circuitry was designed to operate always on a 64-bit word and when operating in 32-bit
mode, the upper 32 bits are driven to zeros internally. To summarize the impact to the customer, the
full 8 bits of ECC must be stored and read from a memory array in order for the ECC logic to work.
An 8-bit-wide memory must be used when implementing ECC.
The memory controller only corrects single bit ECC errors on read cycles. The ECC is stored into
the DDRI SDRAM array along with the data and is checked when the data is read. If the code is
incorrect, the MCU corrects the data (if possible) before reaching the initiator of the read. ECC
error scrubbing must be done with software. User-defined fault correction software is responsible
for scrubbing the memory array and handling double-bit errors.
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