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参数资料
| 型号： | FUSION878A |
| 厂商： | CONEXANT SYSTEMS |
| 元件分类： | 颜色信号转换 |
| 英文描述： | COLOR SIGNAL DECODER, PQFP128 |
| 封装： | PLASTIC, QFP-128 |
| 文件页数： | 36/180页 |
| 文件大小： | 2067K |
| 代理商： | FUSION878A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页当前第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页
5.0 Control Register Definitions-Function 0
Fusion 878A
5.3 Local Registers (Memory Mapped)
PCI Video Decoder
5-12
Conexant
100600B
Horizontal Delay Register, Lower Byte
0x018—Even Field (E_DELAY_LO)
0x098—Odd Field (O_DELAY_LO)
Upon reset this register is initialized to 0x78. HDELAY_LO(0) is the LSB. This 8-bit register is the lower byte
of the 10-bit HDELAY register. The 2 MSBs of HDELAY are contained in the CROP register. HDELAY
defines the number of scaled pixels between the falling edge of HRESET and the start of active video.
Horizontal Active Register, Lower Byte
0x01C—Even Field (E_HACTIVE_LO)
0x09C—Odd Field (O_HACTIVE_LO)
Upon reset it is initialized to 0x80. HACTIVE_LO(0) is the LSB. HACTIVE defines the number of horizontal
active pixels per line output by the Fusion 878A. This 8-bit register is the lower byte of the 10-bit HACTIVE
register. The two MSBs of HACTIVE are contained in the CROP register.
Horizontal Scaling Register, Upper Byte
0x020—Even Field (E_HSCALE_HI)
0x0A0—Odd Field (O_HSCALE_HI)
Upon reset this register is initialized to 0x02. This 8-bit register is the upper byte of the 16-bit HSCALE register.
Horizontal Scaling Register, Lower Byte
0x024—Even Field (E_HSCALE_LO)
0x0A4—Odd Field (O_HSCALE_LO)
Upon reset this register is initialized to 0xAC. This 8-bit register is the lower byte of the 16-bit HSCALE
register.
Bits
Type
Default
Name
Description
[7:0]
RW
0x78
HDELAY_LO
The LSByte of the horizontal delay register. HACTIVE pixels will be
output by the chip starting at the fall of HRESET.
Bits
Type
Default
Name
Description
[7:0]
RW
0x80
HACTIVE_LO
The LSByte of the horizontal active register.
Bits
Type
Default
Name
Description
[7:0]
RW
0x02
HSCALE_HI
The MSByte of the horizontal scaling ratio.
Bits
Type
Default
Name
Description
[7:0]
RW
0xAC
HSCALE_LO
The LSByte of the horizontal scaling ratio.
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PDF描述 |
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| FVXO-HC53BR-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-HC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 180 MHz, HCMOS OUTPUT |
| FVXO-HC73B-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-LC52BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
| FVXO-LC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
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