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参数资料
| 型号： | FUSION878A |
| 厂商： | CONEXANT SYSTEMS |
| 元件分类： | 颜色信号转换 |
| 英文描述： | COLOR SIGNAL DECODER, PQFP128 |
| 封装： | PLASTIC, QFP-128 |
| 文件页数： | 58/180页 |
| 文件大小： | 2067K |
| 代理商： | FUSION878A |
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5.0 Control Register Definitions-Function 0
Fusion 878A
5.3 Local Registers (Memory Mapped)
PCI Video Decoder
5-32
Conexant
100600B
0x100—Interrupt Status Register (INT_STAT)
This register provides status of pending interrupt conditions. To clear the interrupts, read this register and write
the same data back. A 1 in the write data clears the particular register bit. The interrupt/status bits can be polled
at any time.
Bits
Type
Default
Name
Description
[31:28]
RO
RISCS
Set when RISC status set bits are set in the RISC instruction. Reset when RISC
status reset bits are set. Status only, no interrupt.
[27]
RO
RISC_EN
A value of 0 indicates the DMA controller is currently disabled. Status only, no
interrupt.
[26]
RO
Reserved
—
[25]
RO
RACK
Set when I2C operation is completed successfully. Otherwise, if the receiver
does not acknowledge, this bit will be reset when I2CDONE (bit 8) is set. Status
only, no interrupt.
[24]
RO
FIELD
0 = Odd field
1 = Even field. Status only, no interrupt
[23:20]
0000
Reserved
—
[19]
RR
0
SCERR
Set when the DMA EOL sync counter overflows. This is a severe error which
requires the software to restart the field capture process. Also set when SYNC
codes do not match in the data/instruction streams.
[18]
RR
0
OCERR
Set when the DMA controller detects a reserved/unused opcode in the
instruction sequence, or reserved/unused sync status in a SYNC instruction. In
general, this includes any detected RISC instruction error.
[17]
RR
0
PABORT
Set whenever the initiator receives a MASTER or TARGET ABORT.
[16]
RR
0
RIPERR
Set when a data parity error is detected (Parity Error Response must be set)
while the initiator is reading RISC instructions. RISC_ENABLE is reset by the
target to stop the DMA immediately.
[15]
RR
0
PPERR
Set when a parity error is detected on the PCI bus for any of the transactions—
R/W, address/data phases, initiator/target, issued/sampled PERR—regardless
of the Parity Error Response bit. All parity errors are serious except for data
written to display.
[14]
RR
0
FDSR
FIFO Data Stream Resynchronization occurred. The number of pixels, lines, or
modes passing through FIFO does not match RISC program expectations.
[13]
RR
0
FTRGT
Set when a pixel data FIFO overrun condition results in the master’s terminating
the transaction due to excessive target latency.
[12]
RR
0
FBUS
Set when a pixel data FIFO overrun condition is being handled by dropping as
many DWORDs as needed, indicating bus access latencies are long.
[11]
RR
0
RISCI
Set when the IRQ bit in the RISC instruction is set.
[10]
RO
0
Reserved
—
[9]
RR
0
GPINT
Set upon the programmable edge or level of the GPINTR pin.
[8]
RR
0
I2CDONE
Set when an I2C read or write operation has completed.
[7:6]
RO
0
Reserved
—
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PDF描述 |
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| FVXO-HC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 180 MHz, HCMOS OUTPUT |
| FVXO-HC73B-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-LC52BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
| FVXO-LC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
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