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参数资料
| 型号： | HW-V5-ML561-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 130/140页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development Systems Discontinuation 16/Jan/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 开发平台，小型闪存卡，缆线，DDR2 DIMM，电源和软件 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
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Appendix C: LCD Interface
Instruction Set
R
Table C-6:
Display Instructions
Instruction
RS
RW
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
Read display data
1
1
Read Data
8-bit data specified by the column and page address can be read from the Display Data RAM. The column address is increased automatically,
thus data can be read continuously from the addressed page.
Write display data
1
0
Write Data
8-bit data can be written into a RAM location specified by the column and page address. The column address is increased automatically, thus
data can be written continuously to the addressed page.
Read status
0
1
BUSY
ADC
ONOFF
RESETB
0
0
0
0
BUSY: Device is BUSY when internal operation or reset. (0=active, 1 =busy).
ADC: Indicates the relationship between RAM column address and segment driver.
ONOFF: Indicates display ON or OFF status.
RESETB: Indicates if initialization is in progress.
Display ON/OFF
0
0
1
0
1
0
1
1
1
DON
Turn display ON or OFF. (1=ON, 0 = OFF)
Initial display line
0
0
0
1
ST5
ST4
ST3
ST2
ST1
ST0
Sets the line address of the display RAM to determine the initial line of the LCD panel.
ST5
ST4
ST3
ST2
ST1
ST0
0
0
..
1
1
0
0
..
1
1
0
0
..
1
1
0
0
..
1
1
0
0
..
1
1
0
1
..
0
1
Line address 0
Line address 1
..
Line address 62
Line address 63
Set reference voltage mode
Set reference voltage register
0
0
0
0
1
x
0
x
0
SV5
0
SV4
0
SV3
0
SV2
0
SV1
1
SV0
This is a two-byte instruction. The first instruction sets the reference voltage mode. The second instruction sets the reference voltage parameter.
SV5
SV4
SV3
SV2
SV1
SV0
0
0
..
1
1
0
0
..
1
1
0
0
..
1
1
0
0
..
1
1
0
0
..
1
1
0
1
..
0
1
0
1
..
62
63
130
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
相关PDF资料 |
PDF描述 |
|---|---|
| I-JET | JTAG ARM DEBUGGING PROBE |
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相关代理商/技术参数 |
参数描述 |
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