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参数资料
| 型号： | HW-V5-ML561-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 135/140页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development Systems Discontinuation 16/Jan/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 开发平台，小型闪存卡，缆线，DDR2 DIMM，电源和软件 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
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R
RD a t a (8+gnd)
D a t a In (8)
Hardware Schematic Diagram
D a t a O u t (8)
DB (8)
WD a t a (32+4)
IorD = '1' In s tr u ction
IorD ( b it 9)
Addre ss
Write
En ab le
Clock
'0' D a t a
Addr
re a d
en a
Clock
C S 1B
R S
RW
E
Clock
Block RAM
Re s et
E
Clock
TC
S t a te
M a chine
Clock
Re s et
De s ign for F u ll Gr a phic s Interf a ce, Att a ched to CoreConnect B us
UG199_C_08_050106
Figure C-8:
General Block Diagram of LCD Panel in Full Graphics Mode
LCD Panel Used in Character Mode
This design example requires a byte representing a command or data to be displayed as
input.
?
?
?
When the Enable signal is Low, nothing happens. The display interface design is
locked.
When the Enable signal is High and the data_or_command control signal is Low, the
byte written is a display command.
When the Enable signal and the data_or_command control signal are High, the byte
written is the ASCII character code of the character to be put on the display.
Display Command Byte
When the LCD interface is enabled for the first time, a set of command bytes is sent to the
LCD. This command set provides the basic initialization of the LCD controller. When this
initialization is done, the normal LCD interface is freed for normal use. Command bytes
from the valid command set can be sent to the display (controller).
The Toplevel.vhd.txt file provides a detailed description of the LCD controller
interface.
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
135
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参数描述 |
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