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参数资料
| 型号： | HW-V5-ML561-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 92/140页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development Systems Discontinuation 16/Jan/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 开发平台，小型闪存卡，缆线，DDR2 DIMM，电源和软件 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
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Chapter 7: ML561 Hardware-Simulation Correlation
R
Table 7-16:
Summary of Worst-Case SI Characteristics
Operation
DDR2 Component Write
DDR2 Component Read
DDR2 DIMM Write
DDR2 DIMM Read
QDRII Write
QDRII Read
Δ DVW
(% UI)
1.27 ns
(84%)
1.29 ns
(86%)
1.23 ns
(82%)
1.23 ns
(82%)
1.38 ns
(83%)
1.45 ns
(87%)
Δ ISI
(% UI)
127 ps
(8.5%)
178 ps
(11.9%)
117 ps
(7.8%)
224 ps
(14.9%)
313 ps
(18.8%)
85 ps
(5.1%)
Noise Margin
(% VREF)
570 mV
(63.3%)
867 mV
(96.3%)
253 mV
(28.1%)
546 mV
(60.7%)
687 mV
(76.3%)
509 mV
(56.5%)
Overshoot /
Undershoot Margin
(% VREF)
685 mV
(76.1%)
349 mV
(38.9%)
981 mV
(109.0%)
989 mV
(109.9%)
186 mV
(20.7%)
1183 mV
(131.5%)
Here are some observations about extrapolated SI characteristics among these test signals:
?
?
?
?
The Data Valid Window (DVW) values already account for the degradation caused by
ISI due to the PRBS6 test pattern. For timing analysis, two values need to be taken into
consideration appropriately. For a PRBS6 test pattern, the worst-case DVW value
(after discounting for ISI) is 82% UI for DDR2 DIMM operations.
DDR2 write operations, as compared to QDRII write operations, have a lower noise
margin due to the always on nature of the DCI termination on the DQ signal for the
SSTL18_II_DCI I/O standard at the FPGA. Consequently, the overshoot/undershoot
margin for DDR2 write operations is higher than for QDRII write operations. The
DDR2 DIMM write operation has the lowest VIL noise margin of 107 mV.
For read operations, the sum of VIH and VIL noise margins beyond the AC value
specifications is at least 509 mV (56.6% of VREF). QDRII read operations have the
lowest VIL noise margin of 201 mV.
All six signals have positive values for overshoot and undershoot margins. QDRII
write operations have the lowest undershoot margin value of 30 mV.
(For Table 5-1, page 48 through Table 5-5, page 49 , the recommendations remain the same
except for a clarification for DDR2 ODT as “75 ohm ODT”.)
92
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
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PDF描述 |
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参数描述 |
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