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参数资料
型号： HW-V5-ML561-UNI-G
厂商： Xilinx Inc
文件页数： 59/140页
文件大小： 0K
描述： EVALUATION PLATFORM VIRTEX-5
产品变化通告： Adapter Replacement 23/May/2008
Development Systems Discontinuation 16/Jan/2012
标准包装： 1
系列： Virtex®-5 LXT
类型： FPGA
适用于相关产品： XC5VLX50T-FFG1136
所含物品： 开发平台，小型闪存卡，缆线，DDR2 DIMM，电源和软件
相关产品： XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA
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R
Signal Integrity Correlation Results
DDR2 Component Write Operation
This subsection shows the test results for the DDR2_DQ_BY2_B3 signal from FPGA1 (U7)
to the DDR2 memory component (U12) measured at 333 MHz (667 Mb/s), where the unit
interval (UI) = 1.5 ns.
28.5 ohms
49.0 ohms
49.1 ohms
49.1 ohms
28.5 ohms
3.579 ps
71.0 ohms
24.721 ps
58.3 ohms
47.132 ps
445.560 ps
21.2 ohms
4.473 ps
U12.D3
0.022 in
DDR2_DQ_BY2_B3
27.482 ps
AutoPadstk_3
0.164 in
DDR2_DQ_BY2_B3
25.244 ps
AutoPadstk_19
0.302 in
DDR2_DQ_BY2_B3
2.852 in
DDR2_DQ_BY2_B3
1.000 ps
AutoPadstk_3
0.028 in
DDR2_DQ_BY2_B3
U7.P25
TL2
MT47H32M16CC_…
DQ11
TL3
DDR2_D…
TL4
DDR2_D…
C9
TL8
DDR2_D…
TL9
DDR2_D…
TL6
TL5
DDR2_D…
C7
TL1
DDR2_D…
Virtex-5 FPGA
DDR2_DQ_BY2_B3
22.9 fF
22.9 fF
22.9 fF
500.0 fF
58.1 fF
140.8 fF
365.6 fF
500.0 fF
UG199_c7_03_071907
Figure 7-3:
Post-Layout IBIS Schematics of DDR2 Component Write Data Bit (DDR2_DQ_BY2_B3)
Table 7-1:
Circuit Elements of DDR2 Component Write Data Bit
(DDR2_DQ_BY2_B3)
Element
Driver
Receiver
Probe Point
PCB Termination
Trace Length
Designation
U7.P25
U12.D3
C9
None
TL 2, 4, 9, 6, 1
Description
FPGA SSTL18_II_DCI_O
DDR2 Memory, 75 Ω ODT
Via under the memory device
ODT75 at load
3.37 inches
Table 7-2:
DDR2 Component Write Operation Correlation Results
Measurement
Hardware at probe
point
Simulation correlation
slow-weak corner
Correlation Delta:
HW vs. Simulation
Extrapolation at IOB
slow-weak corner
Extrapolation at IOB
fast-strong corner
DVW (1)
(%UI)
1.18 ns
(78.7%)
1.22 ns
(81.3%)
40 ps
(2.6%)
1.27 ns
(84%)
1.39 ns
(92%)
ISI
(% UI)
(80 + 80) = 160 ps
(10.7%)
(77 + 36) = 113 ps
(7.5%)
47 ps
(3.2%)
(91 + 36) = 127 ps
(8.5%)
(34 + 20) = 54 ps
(3.7%)
Noise Margin
(VIH, + VIL) = Total
(% of VREF)
(274 + 384) = 658 mV
(73.1%)
(294 + 266) = 560 mV
(62.2%)
98 mV
(10.9%)
(300 + 270) = 570 mV
(63.3%)
(406 + 351) = 757 mV
(84.1%)
Overshoot / Undershoot
Margin
(% of VREF)
(550 + 470) = 1020 mV
(113.3%)
(461 + 490) = 951 mV
(105.7%)
69 mV
(7.6%)
(469 + 501) = 970 mV
(107.8%)
(304 + 381) = 685 mV
(76.1%)
Notes:
1. DVW = Data Valid Window, ISI = Inter-Symbol Interference
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
www.xilinx.com
59
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