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参数资料
| 型号： | HW-V5-ML561-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 35/140页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development Systems Discontinuation 16/Jan/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 开发平台，小型闪存卡，缆线，DDR2 DIMM，电源和软件 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
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R
Power Regulation
The FPGA can drive VMARGIN_DN_xxxx_N and VMARGIN_UP_xxxx_N signals, where
xxxx indicates one of the six main power regulators: SSTL2, HSTL, SSTL18, VCC1V0,
VCC2V5, and VCC3V3.
Table 3-16:
Manual Voltage Margining
VMARGIN_UP_N
High
High
Low
Low
VMARGIN_DN_N
High
Low
High
Low
Output Voltage
Nominal
-5%
+5%
Not Applicable
If both voltage-margining inputs to the power regulator are pulled Low, the output voltage
is close to nominal but has the possibility of a slightly higher error in the output voltage.
The power modules use a low-leakage open-drain control signal to control the voltage
margining. In the FPGA, this can be approximated by using a control signal that drives the
output Low when active and does not drive the signal at all when inactive (high-
impedance output).
Three-pin headers are available for performing manual voltage margining, using jumpers
to select between Nominal, -5%, and +5%. Table 3-17 shows the jumper settings.
Table 3-17:
FPGA #1 Signals and On-Board Jumpers for Voltage Margining
Power Regulator
V CCINT (VR6)
SSTL18 (VR1)
SSTL2 (VR9)
HSTL (VR10)
V CCAUX (VR12)
Signal Name
VMARGIN_UP_VCC1V0_N
VMARGIN_DN_VCC1V0_N
VMARGIN_UP_SSTL18_N
VMARGIN_DN_SSTL18_N
VMARGIN_UP_SSTL2_N
VMARGIN_DN_SSTL2_N
VMARGIN_UP_HSTL_N
VMARGIN_DN_HSTL_N
VMARGIN_UP_VCC2V5_N
VMARGIN_DN_VCC2V5_N
Jumper Setting
P48: 1 -> 2
P48: 3 -> 2
P4: 1 -> 2
P4: 3 -> 2
P450 1 -> 2
P50: 3 -> 2
P58: 1 -> 2
P58: 3 -> 2
P69: 1 -> 2
P69: 3 -> 2
The TI PTH05010-WAZ and TI PTH05000-ADJ regulator outputs can be enabled or
inhibited through the use of on-board two-pin jumpers. The inhibit jumpers use the
following conventions:
?
?
Jumper OFF = Enabled
Jumper ON = Inhibited
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
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