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参数资料
| 型号： | HW-V5-ML561-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 86/140页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development Systems Discontinuation 16/Jan/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 开发平台，小型闪存卡，缆线，DDR2 DIMM，电源和软件 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
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Chapter 7: ML561 Hardware-Simulation Correlation
R
QDRII Read Operation
This subsection shows the test results for the QDR2_Q_BY0_B5 signal from QDRII
memory (U35) to FPGA3 (U34) measured at 300 MHz (600 Mb/s), where the unit interval
(UI) = 1.67 ns.
U34.G33
28.5 ohms
4.473 ps
0.028 in
QDR2_Q_BY0_B5
71.6 ohms
22.319 ps
AutoPadstk_3
49.1 ohms
95.834 ps
0.613 in
QDR2_Q_BY0_B5
49.1 ohms
427.654 ps
2.737 in
QDR2_Q_BY0_B5
71.8 ohms
22.319 ps
AutoPad...
28.5 ohms
4.404 ps
0.027 in
QDR2_Q_BY0_B5
U35.F11
Virtex-5 FPGA
QDR2_Q_BY0_B5
TL1
TL2
TL3
TL6
TL7
TL8
K7R323684M_1.8V
C5
QDR2_Q...
C7
QDR2_Q...
QDR2_Q...
QDR2_Q...
QDR2_Q...
22.9 fF
96.3 fF
500.0 fF
513.2 fF
96.3 fF
22.9 fF
UG199_c7_48_071907
Figure 7-48: Post-Layout IBIS Schematics of QDRII Read Data Bit (QDR2_Q_BY0_B5)
Table 7-13:
Circuit Elements of QDRII Read Data Bit (QDR2_Q_BY0_B5)
Element
Driver
Receiver
Probe Point
PCB Termination
Trace Length
Designation
U36.F11
U34.G33
C7
None
TL 1, 3, 6, 8
Description
QDRII memory
FPGA HSTL_I_DCI_18
Via under FPGA3 (U34)
DCI at FPGA
3.41 inches
Table 7-14:
QDRII Read Operation Correlation Results
Measurement
Hardware at probe point
Simulation correlation
slow-weak corner
Correlation Delta:
HW vs. Simulation
Extrapolation at IOB
slow-weak corner
Extrapolation at IOB
fast-strong corner
DVW
(% UI)
1.09 ns
(65.4%)
984 ps
(59.0%)
106 ps
(6.4%)
1.46 ns
(88%)
1.45 ns
(87%)
ISI
(% UI)
(70 + 50) = 120 ps (7.2%)
(72 + 75) = 147 ps (8.8%)
27 ps (1.6%)
(49 + 36) = 85 ps (5.1%)
(27 + 39) = 66 ps (4.0%)
Noise Margin
(VIH + VIL) = Total
(% of VREF)
(400 + 400) = 800 mV
(88.9%)
(250 + 264) = 514 mV
(57.1%)
386 mV (31.8%)
(237 + 272) = 509 mV
(56.5%)
(341 +201) = 542 mV
(60.3%)
Overshoot / Undershoot
Margin
(% of VREF)
(500 + 500) = 1000 mV
(111.1%)
(532 + 518) = 1050 mV
(105.5%)
50 mV (5.6%)
(608 + 575) = 1183 mV
(131.5%)
(532 + 661) = 1193 mV
(132.6%)
86
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
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参数描述 |
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