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参数资料
| 型号： | HW-V5-ML561-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 71/140页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development Systems Discontinuation 16/Jan/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 开发平台，小型闪存卡，缆线，DDR2 DIMM，电源和软件 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
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R
Signal Integrity Correlation Results
Table 7-7:
DDR2 DIMM Write Operation Correlation Results
Measurement
Hardware at Probe
Point
Simulation correlation
at memory via (C13)
slow-weak corner
Correlation Delta:
HW vs. Simulation
Extrapolation at IOB
slow-weak corner
Extrapolation at IOB
fast-strong corner
DVW
(%UI)
942 ps
(62.8%)
1.16 ns
(77.3%)
218 ps
(14.5%)
1.23 ns
(82%)
1.32 ns
(88%)
ISI
(% UI)
(300 + 200) = 500 ps
(33.3%)
(80 + 54) = 134 ps
(8.9%)
366 ps
(24.4%)
(85 + 32) = 117 ps
(7.8%)
(54 + 46) = 100 ps
(6.7%)
Noise Margin
(VIH + VIL) = Total
(% of VREF)
(110 + 100) = 210 mV
(23.3%)
(172 + 150) = 322 mV
(35.9%)
112 mV
(12.6%)
(178 + 137) = 315 mV
(35.0%)
(146 + 107) = 253 mV
(28.1%)
Overshoot / Undershoot
Margin
(% of VREF)
(620 + 620) = 1240 mV
(137.7%)
(606 + 636) =1242 mV
(138%)
2 mV
(0.3%)
(604 + 632) = 1236 mV
(137.3%)
(457 + 524) = 981 mV
(109.0%)
DDR2 DQ is a bidirectional signal. To perform hardware measurements for a Write
operation that is not interrupted by a Read response or a Refresh operation, the testbench
Table 7-8:
DIP[1:2] Settings
Setting
2’b00 or 2’b11
2’b01
2’b10
Description
Normal alternating Write/Read sequence
Write only, Refresh disabled
Write once, then Read only, Refresh disabled
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
71
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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