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参数资料
| 型号： | HW-V5-ML561-UNI-G |
| 厂商： | Xilinx Inc |
| 文件页数： | 29/140页 |
| 文件大小： | 0K |
| 描述： | EVALUATION PLATFORM VIRTEX-5 |
| 产品变化通告： | Adapter Replacement 23/May/2008 Development Systems Discontinuation 16/Jan/2012 |
| 标准包装： | 1 |
| 系列： | Virtex®-5 LXT |
| 类型： | FPGA |
| 适用于相关产品： | XC5VLX50T-FFG1136 |
| 所含物品： | 开发平台，小型闪存卡，缆线，DDR2 DIMM，电源和软件 |
| 相关产品： | XC5VLX50T-3FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-3FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-3FF1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FFG1136I-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FFG1136C-ND - IC FPGA VIRTEX-5 50K 1136FBGA XC5VLX50T-2FF665I-ND - IC FPGA VIRTEX-5 50K 665FCBGA XC5VLX50T-2FF665C-ND - IC FPGA VIRTEX-5 50K 665FCBGA 更多... |
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R
Table 3-12:
FPGA Slow Clock Sources
External Interfaces
FPGA
1
2
3
Signal Name
FPGA1_LOW_FREQ_CLK
FPGA2_LOW_FREQ_CLK
FPGA3_LOW_FREQ_CLK
33 MHz System ACE Controller Oscillator
A single-ended 33 MHz Epson SG-8002CA oscillator is provided on the board (Y3) as a
clock source for System ACE functionality.
GTP Clocks
Two SMA connectors are provided for the input of an off-board differential clock (J16 and
J21). A differential clock buffer (ICS8543BG) is used on the board (U20) to generate four
LVDS copies of the differential clock signal, two for FPGA #1, one for FPGA #2, and one for
FPGA #3.
A header is used to select between a clock forwarded by the GTP or from the external clock
source used to provide a clock to the FPGA logic.
User I/Os
This subsection describes the devices that connect to the User I/Os of the ML561 board.
These I/Os are provided to ease hardware development using the ML561.
General-Purpose Headers
The 16-pin test headers are surface mounted, one per FPGA. Of the two bytes of test
signals, traces are matched for signals within a byte.
Table 3-13:
Test Headers
Header Signal Description
FPGA1_TEST_HDR_BY0_B[0:7]
FPGA1_TEST_HDR_BY1_B[0:7]
FPGA2_TEST_HDR_BY0_B[0:7]
FPGA2_TEST_HDR_BY1_B[0:7]
FPGA3_TEST_HDR_BY0_B[0:7]
FPGA3_TEST_HDR_BY1_B[0:7]
Location
P20 (TEST1)
P20 (TEST1)
P21 (TEST2)
P21 (TEST2)
P93 (TEST3)
P93 (TEST3)
Header Pin #
Odd pins: 1, 3, 5, 7, 9, 11, 13, 15
Even pins: 2, 4, 6, 8, 10, 12, 14, 16
Odd pins: 1, 3, 5, 7, 9, 11, 13, 15
Even pins: 2, 4, 6, 8, 10, 12, 14, 16
Odd pins: 1, 3, 5, 7, 9, 11, 13, 15
Even pins: 2, 4, 6, 8, 10, 12, 14, 16
DIP Switch
One four-position DIP switch per FPGA (for a total of three) is available to externally pull
up or pull down a signal on the FPGA. This can be used to manually set values used by the
design running on the FPGA.
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
29
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参数描述 |
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