参数资料
| 型号： | HW-XGI-VIDEO-US |
| 厂商： | Xilinx Inc |
| 文件页数： | 29/68页 |
| 文件大小： | 0K |
| 描述： | DAUGHTER CARD VIDEO I/O VIODC |
| 标准包装： | 1 |
| 其它名称： | 122-1506 HW-XGI-VIDEO-US-ND |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页当前第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页
R
Component Video Input and Output
Table 3-1: Configuration Modes for ADV7403 Video Decoder Chip (Continued)
Register
Name
Register
Address
Register
Value
Description
720P
Primary
Mode
0x05
0x01
Video
0x06
0x0a
[2:0] =PRIM_MODE
Standard
Enable
0x1D
0x47
[3:0]= VID_STD
XTAL
ADC Power
0x3a
0x20
latch clock
and PLL
Bias Control
TLLC
0x3b
0x3c
0x80
0x5d
External Bias Enable'
PLL qpump
Control
0x6b
0x85
0x86
0xb3
0xC2
0x18
0x0b
0xfe
[3:0]cpop_sel(1=20-bit,2=30-bit)
Turn off SSPD as sync is on Y
ENABLE SDTI line count mode
SDTI
ADC sw1
0xc3
0x54
[7:4]=adc1
[3:0]=adc0
ADC sw2
0xc4
0x86
[7]=sw_en,
[6]=SOG
[3:0]=adc2
1080I
0x0e
0x52
0x54
0x0e
0x80
0x46
0x00
0x00
Startup sequence
Primary
Mode
0x05
0x01
Video
0x06
0x0c
[2:0] =PRIM_MODE
Standard
Enable
0x1D
0x47
[3:0]= VID_STD
XTAL
ADC power
0x3a
0x21
Latch clock
and PLL
Bias Control
Video Input/Output Daughter Card
0x3b
0x80
External Bias Enable'
29
UG235 (v1.2.1) October 31, 2007
相关PDF资料 |
PDF描述 |
|---|---|
| ICD15S13E6GV00LF | CONN DSUB HD SOCKT 15POS R/A PCB |
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| ID09S33E4GV00LF | CONN RCPT 9POS R/A GOLD |
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| IELHK11-1-72-70.0-01-V | CIRCUIT BREAKER HYMAG DP 70A |
相关代理商/技术参数 |
参数描述 |
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| HWXX38438 | 制造商:Vishay Semiconductors 功能描述: |
| HWZ1408 | 制造商:OHIO BUCKEYE 功能描述: |
| HWZ1424 | 制造商:OHIO BUCKEYE 功能描述: |
| HWZ1620 | 制造商:OHIO BUCKEYE 功能描述: |
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