参数资料
| 型号： | HW-XGI-VIDEO-US |
| 厂商： | Xilinx Inc |
| 文件页数： | 39/68页 |
| 文件大小： | 0K |
| 描述： | DAUGHTER CARD VIDEO I/O VIODC |
| 标准包装： | 1 |
| 其它名称： | 122-1506 HW-XGI-VIDEO-US-ND |
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R
Table 4-3: Analog XGA60
Bus Interface
Register Name
Active Interface
PLL Div MSB
PLL Div LSB
VCO/CPMP
Phase Adjust
Clamp Placement
Clamp Duration
HSOUT Pulse width
Register
Address
0x12
0x01
0x02
0x03
0x04
0x05
0x06
0x07
Register
Value
0x81
0x53
0xF0
0xB4
0x80
0x40
0x40
0x88
Description
Force selection of analog input
PLL divider value. XGA60 has 1344 cycles per HSYNC
period. 1344 -1 = 0x53F
VCORNGE = 01, CURRENT = 101
Default phase = T/2
64 cycles after HSYNC
64 cycles in duration
136 cycles in HSYNC
Table 4-4: Analog SXGA60
Register Name
Active Interface
PLL Div MSB
PLL Div LSB
VCO/CPMP
Phase Adjust
Clamp Placement
Clamp Duration
HSOUT Pulse width
Register
Address
0x12
0x01
0x02
0x03
0x04
0x05
0x06
0x07
Register
Value
0x81
0x69
0x70
0xD0
0x80
0x64
0x64
0x70
Description
Force selection of analog input
PLL divider value. SXGA60 has 1688 cycles per HSYNC
period. 1688 -1 = 0x697
VCORNGE = 10, CURRENT = 100
Default phase = T/2
100 cycles after HSYNC
100 cycles in duration
112 cycles in HSYNC
Table 4-5: Analog UXGA60
Register Name
Active Interface
PLL Div MSB
PLL Div LSB
VCO/CPMP
Phase Adjust
Clamp Placement
Register
Address
0x12
0x01
0x02
0x03
0x04
0x05
Register
Value
0x81
0x86
0xF0
0xD4
0x80
0x78
Description
Force selection of analog input
PLL divider value. UXGA60 has 2160 cycles per HSYNC
period. 2160 -1 = 0x86F
VCORNGE = 10, CURRENT = 101
Default phase = T/2
120 cycles after HSYNC
Video Input/Output Daughter Card
UG235 (v1.2.1) October 31, 2007
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PDF描述 |
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参数描述 |
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| HWXX38438 | 制造商:Vishay Semiconductors 功能描述: |
| HWZ1408 | 制造商:OHIO BUCKEYE 功能描述: |
| HWZ1424 | 制造商:OHIO BUCKEYE 功能描述: |
| HWZ1620 | 制造商:OHIO BUCKEYE 功能描述: |
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