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参数资料
| 型号： | M68HC705UGANG |
| 厂商： | 飞思卡尔半导体(中国)有限公司 |
| 英文描述： | High-density complementary metal oxide semiconductor (HCMOS) microcontroller unit |
| 中文描述： | 高密度互补金属氧化物半导体（HCMOS）微控制器 |
| 文件页数： | 97/112页 |
| 文件大小： | 809K |
| 代理商： | M68HC705UGANG |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页当前第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页
MC68HC05BD3
12-5
ELECTRICAL SPECIFICATIONS
12
12.6
Sync Signal Processor Timing
Table 12-5
Sync Signal Processor Timing
(V
DD
=5.0Vdc
±
10%, V
SS
=0Vdc, temperature range=0 to 70
°
C)
PARAMETER
VSYNC input sync pulse
HSYNC input sync pulse
(except for composite sync input)
VTTL output sync pulse width for separate sync input
VTTL output sync pulse width for composite sync input
HTTL output sync pulse width
Free-running VTTL output sync pulse (SOUT clear)
Free-running VTTL output period (SOUT clear)
Free-running HTTL output sync pulse (SOUT clear)
Free-running HTTL output period (SOUT clear)
Inserted HTTL sync pulse (INSRT cleared)
Inserted HTTL period error (INSRT cleared)
VSYNC to VTTL delay (8pF loading)
HSYNC to HTTL delay (8pF loading)
HSYNC to VTTL delay (composite sync)
SYMBOL
t
VI.SP
MINIMUM
1
MAXIMUM
UNIT
t
CYC
t
HI.SP
1
t
CYC
t
VO.SP
t
VO.CO
t
HO
t
FVO.SP
t
FVO
t
FHO.SP
t
FHO
t
IHI.SP
t
IHI.ER
t
VDD
t
HHD
t
HVD
same as input
input + 9.5
μ
s input + 10
μ
s
same as input
128
31488
4
41/32
4
–
30
30
30
t
CYC
t
CYC
t
CYC
t
CYC
t
CYC
t
CYC
ns
ns
ns
1
40
40
40
TPG
95
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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参数描述 |
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