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参数资料
| 型号： | MT46H128M32L2JV-54AT:A |
| 元件分类： | DRAM |
| 英文描述： | 128M X 32 DDR DRAM, 5 ns, PBGA168 |
| 封装： | 12 X 12 MM, GREEN, PLASTIC, VFBGA-168 |
| 文件页数： | 36/106页 |
| 文件大小： | 3431K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页当前第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
Electrical Specifications – AC Operating Conditions
Table 12: Electrical Characteristics and Recommended AC Operating Conditions
Notes 1–9 apply to all the parameters in this table; VDD/VDDQ = 1.70–1.95V
Parameter
Symbol
-5
-54
-6
-75
Unit Notes
Min
Max
Min
Max
Min
Max
Min
Max
Access window of
DQ from CK/CK#
CL = 3
tAC
2.0
5.0
2.0
5.0
2.0
5.0
2.0
6.0
ns
CL = 2
2.0
6.5
2.0
6.5
2.0
6.5
2.0
6.5
Clock cycle time
CL = 3
tCK
5.0
–
5.4
–
6
–
7.5
–
ns
CL = 2
12
–
12
–
12
–
12
–
CK high-level width
tCH
0.45
0.55
0.45
0.55
0.45
0.55
0.45
0.55
tCK
CK low-level width
tCL
0.45
0.55
0.45
0.55
0.45
0.55
0.45
0.55
tCK
CKE minimum pulse width
(high and low)
tCKE
1
–
1
–
1
–
1
–
tCK
Auto precharge write re-
covery + precharge time
tDAL
–
DQ and DM input hold
time relative to DQS (fast
slew rate)
tDHf
0.48
–
0.54
–
0.6
–
0.8
–
ns
DQ and DM input hold
time relative to DQS (slow
slew rate)
tDHs
0.58
–
0.64
–
0.7
–
0.9
–
ns
DQ and DM input setup
time relative to DQS (fast
slew rate)
tDSf
0.48
–
0.54
–
0.6
–
0.8
–
ns
DQ and DM input setup
time relative to DQS (slow
slew rate)
tDSs
0.58
–
0.64
–
0.7
–
0.9
–
ns
DQ and DM input pulse
width (for each input)
tDIPW
1.8
–
1.9
–
2.1
–
1.8
–
ns
Access window of
DQS from CK/CK#
CL = 3
tDQSCK
2.0
5.0
2.0
5.0
2.0
5.0
2.0
6.0
ns
CL = 2
2.0
6.5
2.0
6.5
2.0
6.5
2.0
6.5
ns
DQS input high pulse
width
tDQSH
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
tCK
DQS input low pulse width
tDQSL
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
tCK
DQS–DQ skew, DQS to last
DQ valid, per group, per
access
tDQSQ
–
0.4
–
0.45
–
0.45
–
0.6
ns
WRITE command to first
DQS latching transition
tDQSS
0.75
1.25
0.75
1.25
0.75
1.25
0.75
1.25
tCK
DQS falling edge from CK
rising – hold time
tDSH
0.2
–
0.2
–
0.2
–
0.2
–
tCK
DQS falling edge to CK
rising – setup time
tDSS
0.2
–
0.2
–
0.2
–
0.2
–
tCK
2Gb: x16, x32 Mobile LPDDR SDRAM
Electrical Specifications – AC Operating Conditions
PDF: 09005aef83a73286
2gb_ddr_mobile_sdram_t69m.pdf - Rev. M 11/10 EN
35
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PDF描述 |
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